Xilinx可编程逻辑器件设计与开发（基础篇）连载20：Spartan
5.1.1 可配置逻辑模块（clb）
clb是实现时序电路和组合电路的主要逻辑资源。
virtex-6每个clb模块里包含2个slice，每个clb通过交换矩阵与外部通用逻辑阵列相连，如图5-2和图5-3所示。clb中的两个slice之间没有直接连接。
图5-2 clb 里的slice 排列
图5-3 clb 的位置排列
在virtex-6中，slice 分为slicex、slicel 和slicem 三种，slicex不具有存储功能，也没有进位链；slicel不具有存储功能，但包含进位链；slicem 具有存储/移位寄存器功能，也包含进位链。
每个slice包含4个lut 和8个存储单元。这些基本单元能提供逻辑、算术和rom功能。除了这些基本功能，还有一些slice具有分布式ram和移位寄存器功能，这些slice又被称为slicem。
clb 可以实现表5-1 所示功能。
slice结构图如图5-4（a）和图5-4（b）所示，每个slice包含逻辑函数发生器（即lut）、存储元件、多功能多路复用器（muxf）、进位逻辑和算法单元（mult_and）等资源。
（a）slicem
（b）slicel
一、 查找表（lut） virtex-6 fpga的函数发生器由6输入查找表实现。每个lut有6个独立输入（a1-a6）和2个独立输出（o5 和o6），可以实现任意6 输入布尔函数。同时每个lut 在相同的输入情况下，也可以实现2 个任意5 输入布尔函数。如果是6 输入函数，仅有o6 输出。
o5 和o6 分别对应两个5 输入函数发生器的输出，在这种情况下，a6 由软件设置为高电平。lut 的延时与所实现的函数无关。
lut 可以实现组合逻辑、rom、分布式ram、移位寄存器等功能。
(1) 组合逻辑：所有的lut 可以实现任意6 输入布尔函数。
(2) rom：所有的lut 可以实现一个64×1 位rom。有三种配置方式，分别是rom64×1、rom128×1 和rom256×1。slicem 和slicel 中的rom 可以级联成更宽或者更深的rom，配置的表见表5-2。
表5-2 rom 配置
(3) 分布式ram存储器（只能在slicem中使用）：slicem中的lut可以配置成一种称为分布式ram的同步ram。slicem中的多个lut可以灵活组合起来，以存储更多数据。在slicem内可以将ram元件配置成以下形式，ram的配置见表5-3。
表5-3 分布式ram的配置表
分布式ram原语如表5-4所示。
表5-4 单口、双口和四口的分布式ram的原语
(4) 移位寄存器（只能在slicem中使用）：slicem的lut还可配置成32位移位寄存器，无需使用slice中提供的触发器。以这种方法使用的lut可以将串行数据延迟1到32个时钟周期之间的任意长度。移位寄存器的移位输入shiftin和移位输出shitout用来将lut级联成更大的移位寄存器，一个clb里面的4个lut可以级联，产生128个时钟周期的延时。clb之间也可以连接组成移位寄存器，用于平衡数据流水线的时序。移位寄存器原语如图5-5所示。
图5-5 移位寄存器的原语
二、 存储元件 virtex-6每个slice都有存储元件，可以实现存储功能，可以配置成边沿触发式的d型触发器或电平敏感型的锁存器，如图5-6所示。
图5-6 slice里寄存器/锁存器配置
三、 多路复用器（mux） 在一个slice中，除了包含lut外，还包含三个多路复用器（f7amux、f7bmux和f8mux），用户可以将4个函数发生器组合在一起，构成7输入或者8输入的函数。多于8个输入的函数，可以用多个slice实现。
多路复用器f7amux、f7bmux和f8mux通常和函数发生器或者片上逻辑一起实现多种多路复用器。可以实现以下几种多路复用器。
1个lut实现4:1多路复用器
2个lut实现8:1多路复用器
4个lut实现16:1多路复用器
四、 快速先行进位逻辑（carry logic） virtex-6每个clb有2条独立的进位链，用于实现快速算术加减运算，它解决了多位宽加法、乘法从最低位向最高位进位的延时问题。先行进位逻辑有专用的进位通路和进位多路复用器（muxcy），可用来级联函数发生器（lut），以实现更宽更复杂的逻辑函数，提高clb模块的处理速度。virtex6中的进位链是上行进位链，每个slice具有4位的高度。考虑到进位链的上行结构特点，在设计中，要特别注意进位链的长度，因为如果当进位链的长度超出一列时，进位链会导致延时变长很多，影响时序。
五、 算术逻辑（mult_and） 算术逻辑包括一个异或门（xor）和一个专用与门（mult_and），一个异或门可以使一个slice实现2位全加操作，专用与门提高乘法器的效率。
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virtex-6每个clb模块里包含2个slice，每个clb通过交换矩阵与外部通用逻辑阵列相连，如图5-2和图5-3所示。clb中的两个slice之间没有直接连接。
图5-2 clb 里的slice 排列
图5-3 clb 的位置排列
在virtex-6中，slice 分为slicex、slicel 和slicem 三种，slicex不具有存储功能，也没有进位链；slicel不具有存储功能，但包含进位链；slicem 具有存储/移位寄存器功能，也包含进位链。
每个slice包含4个lut 和8个存储单元。这些基本单元能提供逻辑、算术和rom功能。除了这些基本功能，还有一些slice具有分布式ram和移位寄存器功能，这些slice又被称为slicem。
clb 可以实现表5-1 所示功能。
slice结构图如图5-4（a）和图5-4（b）所示，每个slice包含逻辑函数发生器（即lut）、存储元件、多功能多路复用器（muxf）、进位逻辑和算法单元（mult_and）等资源。
（a）slicem
（b）slicel
一、 查找表（lut） virtex-6 fpga的函数发生器由6输入查找表实现。每个lut有6个独立输入（a1-a6）和2个独立输出（o5 和o6），可以实现任意6 输入布尔函数。同时每个lut 在相同的输入情况下，也可以实现2 个任意5 输入布尔函数。如果是6 输入函数，仅有o6 输出。
o5 和o6 分别对应两个5 输入函数发生器的输出，在这种情况下，a6 由软件设置为高电平。lut 的延时与所实现的函数无关。
lut 可以实现组合逻辑、rom、分布式ram、移位寄存器等功能。
(1) 组合逻辑：所有的lut 可以实现任意6 输入布尔函数。
(2) rom：所有的lut 可以实现一个64×1 位rom。有三种配置方式，分别是rom64×1、rom128×1 和rom256×1。slicem 和slicel 中的rom 可以级联成更宽或者更深的rom，配置的表见表5-2。
表5-2 rom 配置
(3) 分布式ram存储器（只能在slicem中使用）：slicem中的lut可以配置成一种称为分布式ram的同步ram。slicem中的多个lut可以灵活组合起来，以存储更多数据。在slicem内可以将ram元件配置成以下形式，ram的配置见表5-3。
表5-3 分布式ram的配置表
分布式ram原语如表5-4所示。
表5-4 单口、双口和四口的分布式ram的原语
(4) 移位寄存器（只能在slicem中使用）：slicem的lut还可配置成32位移位寄存器，无需使用slice中提供的触发器。以这种方法使用的lut可以将串行数据延迟1到32个时钟周期之间的任意长度。移位寄存器的移位输入shiftin和移位输出shitout用来将lut级联成更大的移位寄存器，一个clb里面的4个lut可以级联，产生128个时钟周期的延时。clb之间也可以连接组成移位寄存器，用于平衡数据流水线的时序。移位寄存器原语如图5-5所示。
图5-5 移位寄存器的原语
二、 存储元件 virtex-6每个slice都有存储元件，可以实现存储功能，可以配置成边沿触发式的d型触发器或电平敏感型的锁存器，如图5-6所示。
图5-6 slice里寄存器/锁存器配置
三、 多路复用器（mux） 在一个slice中，除了包含lut外，还包含三个多路复用器（f7amux、f7bmux和f8mux），用户可以将4个函数发生器组合在一起，构成7输入或者8输入的函数。多于8个输入的函数，可以用多个slice实现。
多路复用器f7amux、f7bmux和f8mux通常和函数发生器或者片上逻辑一起实现多种多路复用器。可以实现以下几种多路复用器。
1个lut实现4:1多路复用器
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四、 快速先行进位逻辑（carry logic） virtex-6每个clb有2条独立的进位链，用于实现快速算术加减运算，它解决了多位宽加法、乘法从最低位向最高位进位的延时问题。先行进位逻辑有专用的进位通路和进位多路复用器（muxcy），可用来级联函数发生器（lut），以实现更宽更复杂的逻辑函数，提高clb模块的处理速度。virtex6中的进位链是上行进位链，每个slice具有4位的高度。考虑到进位链的上行结构特点，在设计中，要特别注意进位链的长度，因为如果当进位链的长度超出一列时，进位链会导致延时变长很多，影响时序。
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