深入理解FPGA Verilog HDL语法(一)
今天给大侠带来的是一周掌握fpga verilog hdl 语法，今天开启第一天，下面咱们废话就不多说了，一起来看看吧。
在学习中，学习任何东西都有一个过程，一个初步认识到慢慢了解再到精通掌握的过程，当然，学习verilog hdl语法也是一样，首先你要了解什么是verilog hdl，然后结合实践再遵从理论，你才可能理解的更加迅速更加透彻。 verilog hdl是一种用于数字逻辑电路设计的语言。用verilog hdl描述的电路设计就是该电路的verilog hdl模型。verilog hdl既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的verilog hdl模型。verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种。 系统级(system):用高级语言结构实现设计模块的外部性能的模型。
算法级(algorithm):用高级语言结构实现设计算法的模型。
rtl级(register transfer level):描述数据在寄存器之间流动和如何处理这些数据的模型。
门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。
开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。
一个复杂电路系统的完整verilog hdl模型是由若干个verilog hdl模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用verilog hdl语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。verilog hdl行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和rtl级的模型设计。这种行为描述语言具有以下功能：
可描述顺序执行或并行执行的程序结构。 用延迟表达式或事件表达式来明确地控制过程的启动时间。 通过命名的事件来触发其它过程里的激活行为或停止行为。 提供了条件、if-else、case、循环程序结构。 提供了可带参数且非零延续时间的任务(task)程序结构。 提供了可定义新的操作符的函数结构(function)。 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。
verilog hdl语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能：
提供了完整的一套组合型原语(primitive); 提供了双向通路和电阻器件的原语; 可建立mos器件的电荷分享和电荷衰减动态模型。
verilog hdl的构造性语句可以精确地建立信号的模型。这是因为在verilog hdl中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。verilog hdl作为一种高级的硬件描述编程语言，有着类似c语言的风格。其中有许多语句如：if语句、case语句等和c语言中的对应语句十分相似。如果读者已经掌握c语言编程的基础，那么学习verilog hdl并不困难，我们只要对verilog hdl某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对verilog hdl中的基本语法逐一加以介绍。 简单的verilog hdl模块
简单的verilog hdl程序介绍
下面先介绍几个简单的verilog hdl程序，然后从中分析verilog hdl程序的特性。
module adder ( count,sum,a,b,cin ); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum} = a + b + cin;endmodule 上面这个例子通过连续赋值语句描述了一个名为adder的三位加法器可以根据两个三比特数a、b和进位（cin）计算出和（sum）和进位（count）。从例子中可以看出整个verilog hdl程序是嵌套在module和 endmodule 声明语句里的。
module compare ( equal,a,b ); input [1:0] a,b; //声明输入信号a,b output equal; //声明输出信号equal assign equal=（a==b）？1：0; /*如果a、b 两个输入信号相等,输出为1。否则为0*/ endmodule 上面这个程序通过连续赋值语句描述了一个名为compare的比较器。对两比特数 a、b 进行比较，如a与b相等，则输出equal为高电平，否则为低电平。在这个程序中,/*........*/和//.........表示注释部分,注释只是为了方便程序员理解程序,对编译是不起作用的。
module trist2(out,in,enable); input in, enable; output out; bufif1 mybuf(out,in,enable); endmodule 上面这个程序描述了一个名为trist2的三态驱动器。程序通过调用一个在verilog语言库中现存的三态驱动器实例元件bufif1来实现其功能。
module trist1(out,in,enable); input in, enable; output out; mytri tri_inst(out,in,enable); //调用由mytri模块定义的实例元件tri_inst endmodule module mytri(out,in,enable); input in, enable; output out; assign out = enable? in : 'bz;endmodule 这个程序例子通过另一种方法描述了一个三态门。在这个例子中存在着两个模块。模块trist1调用由模块mytri定义的实例元件tri_inst。模块trist1是顶层模块。模块mytri则被称为子模块。
通过上面的例子可以了解到：
verilog hdl程序是由模块构成，每个模块的内容都是嵌在module和endmodule两个语句之间。每个模块实现特定的功能。模块是可以进行层次嵌套的。正因为如此,才可以将大型的数字电路设计分割成不同的小模块来实现特定的功能，最后通过顶层模块调用子模块来实现整体功能。
每个模块要进行端口定义，并说明输入输出口，然后对模块的功能进行行为逻辑描述。
verilog hdl程序的书写格式自由，一行可以写几个语句，一个语句也可以分写多行。
除了endmodule语句外，每个语句和数据定义的最后必须有分号。
可以用/*.....*/和//.......对verilog hdl程序的任何部分作注释。一个有使用价值的源程序都应当加上必要的注释，以增强程序的可读性和可维护性。
模块的结构
verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。下面举例说明： module block (a,b,c,d); input a,b; output c,d; assign c= a | b ; assign d= a & b; endmodule
上面的例子，程序模块下面是一个电路图的符号。在众多时候，程序模块和电路图符号是一致的，这是因为电路图符号的引脚也就是程序模块的接口。而程序模块描述了电路图符号所实现的逻辑功能。上面的verilog设计中，模块中的第3、第4行说明接口的信号流向，第6、第7行说明了模块的逻辑功能。以上就是设计一个简单的verilog程序模块所需的全部内容。从上面的例子可以看出，verilog结构完全嵌在module和endmodule声明语句之间，每个verilog程序包括四个主要部分：端口定义、i/o说明、内部信号声明、功能定义。
模块的端口定义
模块的端口声明了模块的输入输出口。
其格式如下：module 模块名(口1，口2，口3，口4, ………);
模块内容
模块的内容包括i/o说明、内部信号声明、功能定义。
1、i/o说明的格式如下：
输入口：input 端口名1，端口名2，………,端口名i; //(共有i个输入口)
输出口：output 端口名1，端口名2，………,端口名j; //(共有j个输出口)
i/o说明也可以写在端口声明语句里。其格式如下：
module module_name(input port1,input port2,…output port1,output port2… );
2、内部信号说明：
在模块内用到的和与端口有关的 wire 和 reg 变量的声明。
如：reg [width-1 : 0] r变量1，r变量2 。。。。；
wire [width-1 : 0] w变量1，w变量2 。。。。；……
3、功能定义:
模块中最重要的部分是逻辑功能定义部分。有三种方法可在模块中产生逻辑。
1）. 用“assign”声明语句。
如：assign a = b & c; 这种方法的句法很简单，只需写一个“assign”，后面再加一个方程式即可。例子中的方程式描述了一个有两个输入的与门。
2）. 用实例元件 。
如：and and_inst( q, a, b ); 采用实例元件的方法象在电路图输入方式下，调入库元件一样。键入元件的名字和相连的引脚即可，表示在设计中用到一个跟与门（and）一样的名为and_inst的与门，其输入端为a, b，输出为q。要求每个实例元件的名字必须是唯一的，以避免与其他调用与门（and）的实例混淆。
3）. 用“always”块。
always @(posedge clk or posedge clr) begin if(clr) q <= 0; else if(en) q <= d; end 采用“assign”语句是描述组合逻辑最常用的方法之一。而“always”块既可用于描述组合逻辑也可描述时序逻辑。上面的例子用“always”块生成了一个带有异步清除端的d触发器。“always”块可用很多种描述手段来表达逻辑，例如上例中就用了if...else语句来表达逻辑关系。如按一定的风格来编写“always”块，可以通过综合工具把源代码自动综合成用门级结构表示的组合或时序逻辑电路。
注意：如果用verilog模块实现一定的功能，首先应该清楚哪些是同时发生的,哪些是顺序发生的。上面三个例子分别采用了“assign”语句、实例元件和“always”块。这三个例子描述的逻辑功能是同时执行的。也就是说，如果把这三项写到一个 veriiog 模块文件中去，它们的次序不会影响逻辑实现的功能。这三项是同时执行的，也就是并发的。
然而，在“always”模块内，逻辑是按照指定的顺序执行的。“always”块中的语句称为“顺序语句”，因为它们是顺序执行的。请注意，两个或更多的“always”模块也是同时执行的，但是模块内部的语句是顺序执行的。看一下“always”内的语句，你就会明白它是如何实现功能的。if..else… if必须顺序执行，否则其功能就没有任何意义。如果else语句在if语句之前执行，功能就会不符合要求。为了能实现上述描述的功能，“always”模块内部的语句将按照书写的顺序执行。
数据类型及其常量、变量
verilog hdl中总共有十九种数据类型，数据类型是用来表示数字电路硬件中的数据储存和传送元素的。在这里我们先只介绍四个最基本的数据类型，它们是： reg型、wire型、integer型、parameter型，其它数据类型在后面逐步介绍，也可以查阅相关verilog hdl语法参考书，其它的类型如下：large型、medium型、scalared型、time型、small型、tri型、trio型、tri1型、triand型、trior型、trireg型、vectored型、wand型、wor型。这些数据类型除time型外都与基本逻辑单元建库有关，与系统设计没有很大的关系。在一般电路设计自动化的环境下，仿真用的基本部件库是由半导体厂家和eda工具厂家共同提供的。系统设计工程师不必过多地关心门级和开关级的verilog hdl语法现象。verilog hdl语言中也有常量和变量之分。它们分别属于以上这些类型。下面就最常用的几种进行介绍。
常量
在程序运行过程中,其值不能被改变的量称为常量。下面首先对在verilog hdl语言中使用的数字及其表示方式进行介绍。
一．数字型
整数:
在verilog hdl中，整型常量即整常数有以下四种进制表示形式:
1) 二进制整数(b或b)
2) 十进制整数(d或d)
3) 十六进制整数(h或h)
4) 八进制整数(o或o)
数字表达方式有以下三种:
1) 这是一种全面的描述方式。
2) 在这种描述方式中,数字的位宽采用缺省位宽(这由具体的机器系统决定,但至少32位)。
3) 在这种描述方式中,采用缺省进制十进制。在表达式中,位宽指明了数字的精确位数。例如:一个4位二进制数的数字的位宽为4,一个4位十六进制数的数字的位宽为16(因为每单个十六进制数就要用4位二进制数来表示)。见下例: 8'b10101100 //位宽为8的数的二进制表示, 'b表示二进制 8'ha2 //位宽为8的数的十六进制，'h表示十六进制。
x和z值:
在数字电路中,x代表不定值,z代表高阻值。一个x可以用来定义十六进制数的四位二进制数的状态,八进制数的三位,二进制数的一位。z的表示方式同x类似。z还有一种表达方式是可以写作?。在使用case表达式时建议使用这种写法,以提高程序的可读性。见下例: 4'b10x0 //位宽为4的二进制数从低位数起第二位为不定值 4'b101z //位宽为4的二进制数从低位数起第一位为高阻值 12'dz //位宽为12的十进制数其值为高阻值(第一种表达方式) 12'd? //位宽为12的十进制数其值为高阻值(第二种表达方式) 8'h4x //位宽为8的十六进制数其低四位值为不定值。
负数:
一个数字可以被定义为负数,只需在位宽表达式前加一个减号,减号必须写在数字定义表达式的最前面。注意减号不可以放在位宽和进制之间也不可以放在进制和具体的数之间。见下例: -8'd5 //这个表达式代表5的补数（用八位二进制数表示) 8'd-5 //非法格式。
下划线(underscore_):
下划线可以用来分隔开数的表达以提高程序可读性。但不可以用在位宽和进制处,只能用在具体的数字之间。
见下例:
16'b1010_1011_1111_1010 //合法格式
8'b_0011_1010 //非法格式
当常量不说明位数时，默认值是32位，每个字母用8位的ascii值表示。 例：
10＝32’d10＝32’b1010 21
1=32’d1=32’b1
-1=-32’d1=32’hffffffff
‘bx=32’bx=32’bxxxxxxx…x
“ab”=16’b01000001_01000010
二．参数(parameter)型
在verilog hdl中用parameter来定义常量，即用parameter来定义一个标识符代表一个常量，称为符号常量,即标识符形式的常量，采用标识符代表一个常量可提高程序的可读性和可维护性。parameter型数据是一种常数型的数据，其说明格式如下：
parameter 参数名1＝表达式，参数名2＝表达式, …， 参数名n＝表达式;
parameter是参数型数据的确认符，确认符后跟着一个用逗号分隔开的赋值语句表。在每一个赋值语句的右边必须是一个常数表达式。也就是说，该表达式只能包含数字或先前已定义过的参数。见下例：
parameter msb=7; //定义参数msb为常量7 parameter e=25, f=29; //定义二个常数参数 parameter r=5.7; //声明r为一个实型参数 parameter byte_size=8, byte_msb=byte_size-1; //用常数表达式赋值 parameter average_delay = (r+f)/2; //用常数表达式赋值 参数型常数经常用于定义延迟时间和变量宽度。在模块或实例引用时可通过参数传递改变在被引用模块或实例中已定义的参数。下面将通过两个例子进一步说明在层次调用的电路中改变参数常用的一些用法。
module decode(a,f); parameter width=1, polarity=1; …………… endmodule module top; wire[3:0] a4; wire[4:0] a5; wire[15:0] f16; wire[31:0] f32; decode #(4,0) d1(a4,f16); decode #(5) d2(a5,f32); endmodule 引用decode实例时，d1，d2的width将采用不同的值4和5，且d1的polarity将为0。可用例子中所用的方法来改变参数，即用 #(4,0)向d1中传递 width=4，polarity=0; 用#(5)向d2中传递width=5，polarity仍为1。
module test; wire w; top t ( ); emdmodule module top; wire w block b1 ( ); block b2 ( ); endmodule module block; parameter p = 0; endmodule module annotate; defparam test.t.b1.p = 2, test.t.b2.p = 3; endmodule
上面是一个多层次模块构成的电路，在一个模块中改变另一个模块的参数时，需要使用defparam命令。day 1 就到这里，day 2 继续开始变量，大侠保重，告辞。
企业应该对网站的网络安全性能重视起来
探讨MySQL的复制机制实现的方式
新火种AI|“赌城”上演“科技春晚”，AI硬件将在2024年大爆发
中国5G新进展：运营商启动招标，临时牌照有望上半年发放
光学计算的未来：一种新的可编程电路方法
深入理解FPGA Verilog HDL语法(一)
美国对中国技术企业的抹黑似乎又有了新目标
手机分析:iPhone 5的功能升级
分销商发展的必经之路：社区化模式？
我国互联网产业营收规模增速放缓，新兴业务增速较快
年产200万平方米高精密多层电路板 江西九江仁创艺电子项目开工
WiFi6是什么意思？有哪些技术提升？
如何优化Windows计算机性能
螺旋板式换热器结垢的解决方法
手机中文输入法
不会还有人还只用CAM350吧
电子书阅读器内置锂电池供电自动切换电路
单月销量首破30万辆，比亚迪海洋网11月最高再优惠1.8万元
如何抑制电源纹波噪声
电子封条的科技：全天监控，一键报警，保障司法程序运行
在学习中，学习任何东西都有一个过程，一个初步认识到慢慢了解再到精通掌握的过程，当然，学习verilog hdl语法也是一样，首先你要了解什么是verilog hdl，然后结合实践再遵从理论，你才可能理解的更加迅速更加透彻。 verilog hdl是一种用于数字逻辑电路设计的语言。用verilog hdl描述的电路设计就是该电路的verilog hdl模型。verilog hdl既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的verilog hdl模型。verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种。 系统级(system):用高级语言结构实现设计模块的外部性能的模型。
算法级(algorithm):用高级语言结构实现设计算法的模型。
rtl级(register transfer level):描述数据在寄存器之间流动和如何处理这些数据的模型。
门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。
开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。
一个复杂电路系统的完整verilog hdl模型是由若干个verilog hdl模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用verilog hdl语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。verilog hdl行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和rtl级的模型设计。这种行为描述语言具有以下功能：
可描述顺序执行或并行执行的程序结构。 用延迟表达式或事件表达式来明确地控制过程的启动时间。 通过命名的事件来触发其它过程里的激活行为或停止行为。 提供了条件、if-else、case、循环程序结构。 提供了可带参数且非零延续时间的任务(task)程序结构。 提供了可定义新的操作符的函数结构(function)。 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。
verilog hdl语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能：
提供了完整的一套组合型原语(primitive); 提供了双向通路和电阻器件的原语; 可建立mos器件的电荷分享和电荷衰减动态模型。
verilog hdl的构造性语句可以精确地建立信号的模型。这是因为在verilog hdl中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。verilog hdl作为一种高级的硬件描述编程语言，有着类似c语言的风格。其中有许多语句如：if语句、case语句等和c语言中的对应语句十分相似。如果读者已经掌握c语言编程的基础，那么学习verilog hdl并不困难，我们只要对verilog hdl某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对verilog hdl中的基本语法逐一加以介绍。 简单的verilog hdl模块
简单的verilog hdl程序介绍
下面先介绍几个简单的verilog hdl程序，然后从中分析verilog hdl程序的特性。
module adder ( count,sum,a,b,cin ); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum} = a + b + cin;endmodule 上面这个例子通过连续赋值语句描述了一个名为adder的三位加法器可以根据两个三比特数a、b和进位（cin）计算出和（sum）和进位（count）。从例子中可以看出整个verilog hdl程序是嵌套在module和 endmodule 声明语句里的。
module compare ( equal,a,b ); input [1:0] a,b; //声明输入信号a,b output equal; //声明输出信号equal assign equal=（a==b）？1：0; /*如果a、b 两个输入信号相等,输出为1。否则为0*/ endmodule 上面这个程序通过连续赋值语句描述了一个名为compare的比较器。对两比特数 a、b 进行比较，如a与b相等，则输出equal为高电平，否则为低电平。在这个程序中,/*........*/和//.........表示注释部分,注释只是为了方便程序员理解程序,对编译是不起作用的。
module trist2(out,in,enable); input in, enable; output out; bufif1 mybuf(out,in,enable); endmodule 上面这个程序描述了一个名为trist2的三态驱动器。程序通过调用一个在verilog语言库中现存的三态驱动器实例元件bufif1来实现其功能。
module trist1(out,in,enable); input in, enable; output out; mytri tri_inst(out,in,enable); //调用由mytri模块定义的实例元件tri_inst endmodule module mytri(out,in,enable); input in, enable; output out; assign out = enable? in : 'bz;endmodule 这个程序例子通过另一种方法描述了一个三态门。在这个例子中存在着两个模块。模块trist1调用由模块mytri定义的实例元件tri_inst。模块trist1是顶层模块。模块mytri则被称为子模块。
通过上面的例子可以了解到：
verilog hdl程序是由模块构成，每个模块的内容都是嵌在module和endmodule两个语句之间。每个模块实现特定的功能。模块是可以进行层次嵌套的。正因为如此,才可以将大型的数字电路设计分割成不同的小模块来实现特定的功能，最后通过顶层模块调用子模块来实现整体功能。
每个模块要进行端口定义，并说明输入输出口，然后对模块的功能进行行为逻辑描述。
verilog hdl程序的书写格式自由，一行可以写几个语句，一个语句也可以分写多行。
除了endmodule语句外，每个语句和数据定义的最后必须有分号。
可以用/*.....*/和//.......对verilog hdl程序的任何部分作注释。一个有使用价值的源程序都应当加上必要的注释，以增强程序的可读性和可维护性。
模块的结构
verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。下面举例说明： module block (a,b,c,d); input a,b; output c,d; assign c= a | b ; assign d= a & b; endmodule
上面的例子，程序模块下面是一个电路图的符号。在众多时候，程序模块和电路图符号是一致的，这是因为电路图符号的引脚也就是程序模块的接口。而程序模块描述了电路图符号所实现的逻辑功能。上面的verilog设计中，模块中的第3、第4行说明接口的信号流向，第6、第7行说明了模块的逻辑功能。以上就是设计一个简单的verilog程序模块所需的全部内容。从上面的例子可以看出，verilog结构完全嵌在module和endmodule声明语句之间，每个verilog程序包括四个主要部分：端口定义、i/o说明、内部信号声明、功能定义。
模块的端口定义
模块的端口声明了模块的输入输出口。
其格式如下：module 模块名(口1，口2，口3，口4, ………);
模块内容
模块的内容包括i/o说明、内部信号声明、功能定义。
1、i/o说明的格式如下：
输入口：input 端口名1，端口名2，………,端口名i; //(共有i个输入口)
输出口：output 端口名1，端口名2，………,端口名j; //(共有j个输出口)
i/o说明也可以写在端口声明语句里。其格式如下：
module module_name(input port1,input port2,…output port1,output port2… );
2、内部信号说明：
在模块内用到的和与端口有关的 wire 和 reg 变量的声明。
如：reg [width-1 : 0] r变量1，r变量2 。。。。；
wire [width-1 : 0] w变量1，w变量2 。。。。；……
3、功能定义:
模块中最重要的部分是逻辑功能定义部分。有三种方法可在模块中产生逻辑。
1）. 用“assign”声明语句。
如：assign a = b & c; 这种方法的句法很简单，只需写一个“assign”，后面再加一个方程式即可。例子中的方程式描述了一个有两个输入的与门。
2）. 用实例元件 。
如：and and_inst( q, a, b ); 采用实例元件的方法象在电路图输入方式下，调入库元件一样。键入元件的名字和相连的引脚即可，表示在设计中用到一个跟与门（and）一样的名为and_inst的与门，其输入端为a, b，输出为q。要求每个实例元件的名字必须是唯一的，以避免与其他调用与门（and）的实例混淆。
3）. 用“always”块。
always @(posedge clk or posedge clr) begin if(clr) q <= 0; else if(en) q <= d; end 采用“assign”语句是描述组合逻辑最常用的方法之一。而“always”块既可用于描述组合逻辑也可描述时序逻辑。上面的例子用“always”块生成了一个带有异步清除端的d触发器。“always”块可用很多种描述手段来表达逻辑，例如上例中就用了if...else语句来表达逻辑关系。如按一定的风格来编写“always”块，可以通过综合工具把源代码自动综合成用门级结构表示的组合或时序逻辑电路。
注意：如果用verilog模块实现一定的功能，首先应该清楚哪些是同时发生的,哪些是顺序发生的。上面三个例子分别采用了“assign”语句、实例元件和“always”块。这三个例子描述的逻辑功能是同时执行的。也就是说，如果把这三项写到一个 veriiog 模块文件中去，它们的次序不会影响逻辑实现的功能。这三项是同时执行的，也就是并发的。
然而，在“always”模块内，逻辑是按照指定的顺序执行的。“always”块中的语句称为“顺序语句”，因为它们是顺序执行的。请注意，两个或更多的“always”模块也是同时执行的，但是模块内部的语句是顺序执行的。看一下“always”内的语句，你就会明白它是如何实现功能的。if..else… if必须顺序执行，否则其功能就没有任何意义。如果else语句在if语句之前执行，功能就会不符合要求。为了能实现上述描述的功能，“always”模块内部的语句将按照书写的顺序执行。
数据类型及其常量、变量
verilog hdl中总共有十九种数据类型，数据类型是用来表示数字电路硬件中的数据储存和传送元素的。在这里我们先只介绍四个最基本的数据类型，它们是： reg型、wire型、integer型、parameter型，其它数据类型在后面逐步介绍，也可以查阅相关verilog hdl语法参考书，其它的类型如下：large型、medium型、scalared型、time型、small型、tri型、trio型、tri1型、triand型、trior型、trireg型、vectored型、wand型、wor型。这些数据类型除time型外都与基本逻辑单元建库有关，与系统设计没有很大的关系。在一般电路设计自动化的环境下，仿真用的基本部件库是由半导体厂家和eda工具厂家共同提供的。系统设计工程师不必过多地关心门级和开关级的verilog hdl语法现象。verilog hdl语言中也有常量和变量之分。它们分别属于以上这些类型。下面就最常用的几种进行介绍。
常量
在程序运行过程中,其值不能被改变的量称为常量。下面首先对在verilog hdl语言中使用的数字及其表示方式进行介绍。
一．数字型
整数:
在verilog hdl中，整型常量即整常数有以下四种进制表示形式:
1) 二进制整数(b或b)
2) 十进制整数(d或d)
3) 十六进制整数(h或h)
4) 八进制整数(o或o)
数字表达方式有以下三种:
1) 这是一种全面的描述方式。
2) 在这种描述方式中,数字的位宽采用缺省位宽(这由具体的机器系统决定,但至少32位)。
3) 在这种描述方式中,采用缺省进制十进制。在表达式中,位宽指明了数字的精确位数。例如:一个4位二进制数的数字的位宽为4,一个4位十六进制数的数字的位宽为16(因为每单个十六进制数就要用4位二进制数来表示)。见下例: 8'b10101100 //位宽为8的数的二进制表示, 'b表示二进制 8'ha2 //位宽为8的数的十六进制，'h表示十六进制。
x和z值:
在数字电路中,x代表不定值,z代表高阻值。一个x可以用来定义十六进制数的四位二进制数的状态,八进制数的三位,二进制数的一位。z的表示方式同x类似。z还有一种表达方式是可以写作?。在使用case表达式时建议使用这种写法,以提高程序的可读性。见下例: 4'b10x0 //位宽为4的二进制数从低位数起第二位为不定值 4'b101z //位宽为4的二进制数从低位数起第一位为高阻值 12'dz //位宽为12的十进制数其值为高阻值(第一种表达方式) 12'd? //位宽为12的十进制数其值为高阻值(第二种表达方式) 8'h4x //位宽为8的十六进制数其低四位值为不定值。
负数:
一个数字可以被定义为负数,只需在位宽表达式前加一个减号,减号必须写在数字定义表达式的最前面。注意减号不可以放在位宽和进制之间也不可以放在进制和具体的数之间。见下例: -8'd5 //这个表达式代表5的补数（用八位二进制数表示) 8'd-5 //非法格式。
下划线(underscore_):
下划线可以用来分隔开数的表达以提高程序可读性。但不可以用在位宽和进制处,只能用在具体的数字之间。
见下例:
16'b1010_1011_1111_1010 //合法格式
8'b_0011_1010 //非法格式
当常量不说明位数时，默认值是32位，每个字母用8位的ascii值表示。 例：
10＝32’d10＝32’b1010 21
1=32’d1=32’b1
-1=-32’d1=32’hffffffff
‘bx=32’bx=32’bxxxxxxx…x
“ab”=16’b01000001_01000010
二．参数(parameter)型
在verilog hdl中用parameter来定义常量，即用parameter来定义一个标识符代表一个常量，称为符号常量,即标识符形式的常量，采用标识符代表一个常量可提高程序的可读性和可维护性。parameter型数据是一种常数型的数据，其说明格式如下：
parameter 参数名1＝表达式，参数名2＝表达式, …， 参数名n＝表达式;
parameter是参数型数据的确认符，确认符后跟着一个用逗号分隔开的赋值语句表。在每一个赋值语句的右边必须是一个常数表达式。也就是说，该表达式只能包含数字或先前已定义过的参数。见下例：
parameter msb=7; //定义参数msb为常量7 parameter e=25, f=29; //定义二个常数参数 parameter r=5.7; //声明r为一个实型参数 parameter byte_size=8, byte_msb=byte_size-1; //用常数表达式赋值 parameter average_delay = (r+f)/2; //用常数表达式赋值 参数型常数经常用于定义延迟时间和变量宽度。在模块或实例引用时可通过参数传递改变在被引用模块或实例中已定义的参数。下面将通过两个例子进一步说明在层次调用的电路中改变参数常用的一些用法。
module decode(a,f); parameter width=1, polarity=1; …………… endmodule module top; wire[3:0] a4; wire[4:0] a5; wire[15:0] f16; wire[31:0] f32; decode #(4,0) d1(a4,f16); decode #(5) d2(a5,f32); endmodule 引用decode实例时，d1，d2的width将采用不同的值4和5，且d1的polarity将为0。可用例子中所用的方法来改变参数，即用 #(4,0)向d1中传递 width=4，polarity=0; 用#(5)向d2中传递width=5，polarity仍为1。
module test; wire w; top t ( ); emdmodule module top; wire w block b1 ( ); block b2 ( ); endmodule module block; parameter p = 0; endmodule module annotate; defparam test.t.b1.p = 2, test.t.b2.p = 3; endmodule
上面是一个多层次模块构成的电路，在一个模块中改变另一个模块的参数时，需要使用defparam命令。day 1 就到这里，day 2 继续开始变量，大侠保重，告辞。
企业应该对网站的网络安全性能重视起来
探讨MySQL的复制机制实现的方式
新火种AI|“赌城”上演“科技春晚”，AI硬件将在2024年大爆发
中国5G新进展：运营商启动招标，临时牌照有望上半年发放
光学计算的未来：一种新的可编程电路方法
深入理解FPGA Verilog HDL语法(一)
美国对中国技术企业的抹黑似乎又有了新目标
手机分析:iPhone 5的功能升级
分销商发展的必经之路：社区化模式？
我国互联网产业营收规模增速放缓，新兴业务增速较快
年产200万平方米高精密多层电路板 江西九江仁创艺电子项目开工
WiFi6是什么意思？有哪些技术提升？
如何优化Windows计算机性能
螺旋板式换热器结垢的解决方法
手机中文输入法
不会还有人还只用CAM350吧
电子书阅读器内置锂电池供电自动切换电路
单月销量首破30万辆，比亚迪海洋网11月最高再优惠1.8万元
如何抑制电源纹波噪声
电子封条的科技：全天监控，一键报警，保障司法程序运行