Xilinx DDR3控制器接口带宽利用率测试(二）
一.单bank多行切换测试：
描述：单bank内行切换时，每次打开一个row，进行一次写操作以后，必须重新打开另外一个row，才能进行该row的写操作。两个row打开操作有时间间隙要求，打开row到写操作也有时间间隙要求。因此导致单bank内行切换时，带宽利用率极低。图中每个写操作中8个数据有效，后8个数据无效。因此，在一个写操作所占用的时间内，有效时间仅有8ns，无效时间为60ns，导致总的带宽利用率仅为8/68=11.8%。
图2 单bank多行切换时序图
二.两bank不换行平滑过渡测试 描述：先在bank0的同一个row内连续写8次然后过渡到bank1的同一个row内连续写8次。可以在bank0的写操作过程中打开bank1的一个row，而不影响bank0的写操作。由于提前了足够的时间打开bank1，那么等bank0的写操作结束后，可以直接平滑的过渡到bank1的写操作阶段，中间没有等待。在不考虑ddr3的定时充电对带宽的消耗，以及读写切换对带宽的消耗，这种工作模式的带宽利用率接近100%。这种应用模式很适合于数据的连续缓存，可以使带宽利用率最大化。
图3 两bank不换行平滑过渡时序图
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图2 单bank多行切换时序图
二.两bank不换行平滑过渡测试 描述：先在bank0的同一个row内连续写8次然后过渡到bank1的同一个row内连续写8次。可以在bank0的写操作过程中打开bank1的一个row，而不影响bank0的写操作。由于提前了足够的时间打开bank1，那么等bank0的写操作结束后，可以直接平滑的过渡到bank1的写操作阶段，中间没有等待。在不考虑ddr3的定时充电对带宽的消耗，以及读写切换对带宽的消耗，这种工作模式的带宽利用率接近100%。这种应用模式很适合于数据的连续缓存，可以使带宽利用率最大化。
图3 两bank不换行平滑过渡时序图
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