分析一个电路因WPE效应挂掉的案例
今天分享一个后仿真发现电路fail掉的一个案例。
首先简单介绍一下什么是wpe效应。
工艺中，有一些物理效应，这些物理效应在以前的老工艺中，比如180nm之前，影响基本可以忽略不计，因此老工艺设计中不会去关心这些效应。但是随着工艺的先进，这些物理效应造成的器件性能的影响占比越来越大，不可忽略，以至于导致芯片fail。foundry会在pdk中将这些物理效应建模进去，但是designer和layouter在设计电路的时候，也要考虑这些效应，以保证电路可靠性。
这些物理效应包括：
wpe: well proximity effect阱临近效应
lod: length of diffusion扩散区长度效应
ose: od space effect扩散区/有源区间距效应
pse: poly space effect栅间距效应
其中，wpe效应就是阱临近效应，指器件靠近阱（well）引起的参数发生偏离，从而影响器件的性能。在普通的单阱工艺中，只有pmos有此效应；在双阱工艺中，pmos和nmos都有此效应。
wpe参数主要有三个：sca、scb、scc。这三个参数在bsim4模型中的定义如下：
看似很难懂，其实也不用过多care这些参数的具体含义，简单说，就是wpe的这三个参数很重要，在前仿真和后仿真不应该差别过大，否则会引起mos的电流、vth等参数产生很大影响，继而影响电路整体功能。
该案例主要说明版图中tg layer对wpe参数的影响（tg是tripple gate，主要标识高压device，栅氧化层更厚）。
以一个简单的电流镜为例，说明layout改变wpe参数对输出电流iout的影响。testbench中输入电流iin给定20na，电流镜是2：1的copy rate。两个mos的w/l=1u/10u.理论上iout为10na。
电路图中两个mos的wpe参数，网表显示均如下图右图所示，前仿真结果如左图，输出电流iout大小为10na，无问题。
其layout如下所示：
（注意dnw device的画法，此版图不专业，只是为了说明问题，同时也不会引入问题，未加dummy，已验证dummy对此电流镜的wpe参数无影响）。
只显示tg layer的情况：
现在将相同电压域的管子用一篇tg铺满，但都是贴着原有tg层的边去铺，如上图所示，不会留出裕度，如果是用的180nm，这样铺也没啥问题，如果是40nm，这样就出现问题了。
对此layout进行寄生参数提取，在calibre进行norc的提取就可以发现此画法的问题了。用此layout生成的calibreview进行仿真，结果如下。输出电流iout不再是10na，而是24.9na，显然不正常。再看网表，发现wpe参数中sca、scb、scc参数和前仿真的差异很大，导致iout不正常了。电流本来是10na，现在接近25na，变大到原来的2.5倍，如果此电流流过电阻，且后续电路是小摆幅设计，那么电流的变大会时后续电路无法正常工作。
现做改动，将tg层铺满的面积变大，如下图：
再对此layout进行norc后仿真，提取出的calibreview进行仿真，结果如下。网表中，wpe参数和前仿真一样，输出电流变为正常，为10na。
再次做改动，将自己铺设的tg层删除，只保留库里的器件原本的tg层，可看出三个mos之间tg有间距。
对此layout进行norc提取，提取出的calibreview进行仿真，结果如下，可发现，网表中的wpe参数变得更大了，与前仿真的wpe参数差别很大，但是输出电流是正常的，是10na，这个现象就奇怪了，wpe参数偏离前仿真这么多，输出结果竟是正确的。
以上几种layout画法都不会报drc错误，总结经验就是，tg layer应该流出几um的裕度包围mosfet的有源区，这样更保险。（有经验的layouter应该深懂这一点，designer也应该提醒和你对接的layouter这些注意的地方）。
至于tg是如何影响wpe参数的（应该是tg影响了阱的掺杂浓度），wpe参数又是如何影响mos的电流的（现在看来不是正比关系）研究透彻了再分享一下，有知道的同学也可以留言呀。
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wpe: well proximity effect阱临近效应
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其中，wpe效应就是阱临近效应，指器件靠近阱（well）引起的参数发生偏离，从而影响器件的性能。在普通的单阱工艺中，只有pmos有此效应；在双阱工艺中，pmos和nmos都有此效应。
wpe参数主要有三个：sca、scb、scc。这三个参数在bsim4模型中的定义如下：
看似很难懂，其实也不用过多care这些参数的具体含义，简单说，就是wpe的这三个参数很重要，在前仿真和后仿真不应该差别过大，否则会引起mos的电流、vth等参数产生很大影响，继而影响电路整体功能。
该案例主要说明版图中tg layer对wpe参数的影响（tg是tripple gate，主要标识高压device，栅氧化层更厚）。
以一个简单的电流镜为例，说明layout改变wpe参数对输出电流iout的影响。testbench中输入电流iin给定20na，电流镜是2：1的copy rate。两个mos的w/l=1u/10u.理论上iout为10na。
电路图中两个mos的wpe参数，网表显示均如下图右图所示，前仿真结果如左图，输出电流iout大小为10na，无问题。
其layout如下所示：
（注意dnw device的画法，此版图不专业，只是为了说明问题，同时也不会引入问题，未加dummy，已验证dummy对此电流镜的wpe参数无影响）。
只显示tg layer的情况：
现在将相同电压域的管子用一篇tg铺满，但都是贴着原有tg层的边去铺，如上图所示，不会留出裕度，如果是用的180nm，这样铺也没啥问题，如果是40nm，这样就出现问题了。
对此layout进行寄生参数提取，在calibre进行norc的提取就可以发现此画法的问题了。用此layout生成的calibreview进行仿真，结果如下。输出电流iout不再是10na，而是24.9na，显然不正常。再看网表，发现wpe参数中sca、scb、scc参数和前仿真的差异很大，导致iout不正常了。电流本来是10na，现在接近25na，变大到原来的2.5倍，如果此电流流过电阻，且后续电路是小摆幅设计，那么电流的变大会时后续电路无法正常工作。
现做改动，将tg层铺满的面积变大，如下图：
再对此layout进行norc后仿真，提取出的calibreview进行仿真，结果如下。网表中，wpe参数和前仿真一样，输出电流变为正常，为10na。
再次做改动，将自己铺设的tg层删除，只保留库里的器件原本的tg层，可看出三个mos之间tg有间距。
对此layout进行norc提取，提取出的calibreview进行仿真，结果如下，可发现，网表中的wpe参数变得更大了，与前仿真的wpe参数差别很大，但是输出电流是正常的，是10na，这个现象就奇怪了，wpe参数偏离前仿真这么多，输出结果竟是正确的。
以上几种layout画法都不会报drc错误，总结经验就是，tg layer应该流出几um的裕度包围mosfet的有源区，这样更保险。（有经验的layouter应该深懂这一点，designer也应该提醒和你对接的layouter这些注意的地方）。
至于tg是如何影响wpe参数的（应该是tg影响了阱的掺杂浓度），wpe参数又是如何影响mos的电流的（现在看来不是正比关系）研究透彻了再分享一下，有知道的同学也可以留言呀。
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