用FPGA解一道初中数学题
前几天和同事聊天，他说他上初中的儿子做出了一道很难的数学题，想考考我们这些大学生看能不能做得出来？
题目很简单：
数学题目 大家先尝试做一下？我没想出怎么算的，只是用排除法确定了a和b的范围，然后再逐个尝试。
1.对4361进行开方计算，得到结果最大为66，则a，b的值均小于等于66。
2.对4361/2进行开方计算，则得到结果为46，则a,b两者，一个是1-46，一个是46-66之间的数。
3.由平方和4361末尾为1，再根据整数平方和的几种可能，计算出仅有0+1和5+6这两种可能，而且平方之后的个位数为0/1/5/6，这样就进一步缩小了范围，通过多次计算尝试可以得出结果。
不过我懒得算了，就简单写了个c语言程序，计算出了结果：
#include #include #include int main(void){ int num; int a, b, n; int result; int sqr; printf(please enter a number:);//4361 scanf(%d, &num); printf(input num: %d, num); sqr = sqrt(num); for(a = 1; a <= sqr; a++) //可以设置1-46 { for(b = 1; b <= sqr; b++) //可以设置46-66 { result = pow(a, 2) + pow(b, 2); if(result == num) { printf(a = %2d, b = %2d, a + b = %d, a, b, a+b); n++; } } } if(n == 0) printf(there is no answer!); return 0;} 其实可以设置一个数的循环范围是：1-46，一个数的循环范围是46-66，这样会减少循环次数。
运行结果：
运行结果 而且这种方式还适用于解的个数不唯一的情况，比如7605：
运行结果 作为一个野生fpga开发者，我在想能不能用fpga的编程思想来实现呢？也就是如何用verilog来实现两个循环的嵌套呢？抄起键盘就是干！
verilog源文件fpga_math.v：
module fpga_math( //inputs input clk, input rst_n, //outputs output reg [13:0] a, b, output reg [14:0] result, output ok);parameter sum = 4361;parameter sqr = 67; //sqrt(sum);reg [13:0] tmp_a;reg [13:0] tmp_b;reg flag;assign ok = (tmp_a*tmp_a + tmp_b*tmp_b == sum);always @ (posedge clk)begin if(!rst_n) tmp_b <= 0; else if(tmp_b == sqr) tmp_b <= 0; else if(tmp_a != sqr) tmp_b <= tmp_b + 1;endalways @ (posedge clk)begin if(!rst_n) flag <= 0; else if(tmp_b == sqr) flag <= 1; else flag <= 0;endalways @ (posedge clk)begin if(!rst_n) tmp_a <= 0; else if((tmp_a != sqr) & flag) tmp_a <= tmp_a + 1;endalways @ (posedge clk)begin if(!rst_n) begin a <= 0; b <= 0; result <= 0; end else if(ok) begin a <= tmp_a; b <= tmp_b; result = tmp_a + tmp_b; endendendmodule 为了验证这个模块的正确性，我们需要对这个模块进行仿真，即给一个激励输入信号，看输出是否正确。
新建testbench文件fpga_math_tb.v：
`timescale 1ns/100psmodule fpga_math_tb;parameter sum = 4361;parameter sqr = 67; //sqrt(4361)parameter sysclk_period = 10;// 100mhzwire [13:0] a, b;wire [14:0] result;reg sysclk;reg nsysreset;initialbegin sysclk = 1'b0; nsysreset = 1'b0; #(sysclk_period * 10 ) nsysreset = 1'b1; #(sysclk_period * (sqr*sqr+500) ) $stop;end/*generate clock*/always @(sysclk) #(sysclk_period / 2.0) sysclk <= !sysclk; /*instance module*/fpga_math #( .sum(sum), .sqr(sqr))fpga_math_0( //inputs .clk(sysclk), .rst_n(nsysreset), //outputs .a(a), .b(b), .result(result), .ok(ok));endmodule modelsim仿真波形：
仿真波形 仿真工具除了使用各大fpga厂商ide带的modelsim等，也可以使用小巧开源的全平台仿真工具：iverilog+gtkwave，使用方法可以参考：
全平台轻量开源verilog仿真工具iverilog+gtkwave使用教程
如果使用iverilog进行仿真，需要在tb文件中添加以下几行语句：
/*iverilog */initialbegin $dumpfile(wave.vcd); //生成的vcd文件名称 $dumpvars(0, fpga_math_tb); //tb模块名称end/*iverilog * 首先，对verilog源文件进行编译，检查是否有语法错误，这会在当前目录生成wave目标文件：
iverilog -o wave *.v 然后通过vvp指令，产生仿真的wave.vcd波形文件：
vvp -n wave -lxt2 使用gtkwave打开波形文件：
gtkwave wave.vcd 当然，以上命令也可以写成批处理文件：
echo 开始编译iverilog -o wave *.vecho 编译完成echo 生成波形文件vvp -n wave -lxt2echo 打开波形文件gtkwave wave.vcd 以文本方式存储为build.bat文件即可，双击即可自动完成编译、生成波形文件、打开波形文件操作。
仿真波形：
仿真波形 可以看出，和使用modelsim仿真是一样的结果。
总结 从仿真波形图中，可以得到计算的结果，a+b的值为91，如果要在真实的fpga芯片硬件上实现，还需要添加其他功能模块，把结果通过串口输出，或者在数码管等显示屏上进行显示，这里只是简单介绍使用fpga计算方法的实现。
作为纯数字电路的fpga，实现平方根是比较复杂的，这里采用直接人为输入平方根结果的方式，而不是像c语言那样调用sqrt函数自动计算平方根。
fpga中不仅有触发器和查找表，而且还有乘法器、除法器等硬核ip，所以在涉及到乘除法、平方根运算时，不要直接使用*/等运算符，而是要使用fpga自带的ip核，这样就不会占用大量的逻辑资源，像xilinx的基于cordic算法的cordic ip核，不仅能实现平方根计算，而且还有sin/cos/tan/arctan等三角函数。
变频器直流过压故障分析及处理方法
360 N5手机明日发布 1500元是心理防线
回归技术本源，驱动5G安全
三星s6也能升级安卓7.0了 良心！安卓7.0已推送
补贴收紧：新能源车销量首现环比下滑
用FPGA解一道初中数学题
荣耀V40保护壳曝光：镜头模组神似华为nova8
雨量传感器的工作原理_雨量传感器的种类
区块链交易所系统原生/封装APP技术开发
2019中国地理信息产业大会 详细阐述了在5G/6G时代
轧机牌坊腐蚀磨损后有什么影响
国芯思辰｜芯北科技H桥隔离电源控制芯片CN35K180用于IH电饭锅，最大输出功率3W
什么是离线编程？
新型激光技术让金刚石半导体又近了一步
中移动试水互联网电视 智能电视群雄争霸
总共1803亿元！三大运营商今年5G投资额出炉
2015年家电市场迷雾中现曙光
高清数字机顶盒导航式操作系统设计方案
电动汽车车载智能快速充电器设计方案
stm32位带操作有什么用
题目很简单：
数学题目 大家先尝试做一下？我没想出怎么算的，只是用排除法确定了a和b的范围，然后再逐个尝试。
1.对4361进行开方计算，得到结果最大为66，则a，b的值均小于等于66。
2.对4361/2进行开方计算，则得到结果为46，则a,b两者，一个是1-46，一个是46-66之间的数。
3.由平方和4361末尾为1，再根据整数平方和的几种可能，计算出仅有0+1和5+6这两种可能，而且平方之后的个位数为0/1/5/6，这样就进一步缩小了范围，通过多次计算尝试可以得出结果。
不过我懒得算了，就简单写了个c语言程序，计算出了结果：
#include #include #include int main(void){ int num; int a, b, n; int result; int sqr; printf(please enter a number:);//4361 scanf(%d, &num); printf(input num: %d, num); sqr = sqrt(num); for(a = 1; a <= sqr; a++) //可以设置1-46 { for(b = 1; b <= sqr; b++) //可以设置46-66 { result = pow(a, 2) + pow(b, 2); if(result == num) { printf(a = %2d, b = %2d, a + b = %d, a, b, a+b); n++; } } } if(n == 0) printf(there is no answer!); return 0;} 其实可以设置一个数的循环范围是：1-46，一个数的循环范围是46-66，这样会减少循环次数。
运行结果：
运行结果 而且这种方式还适用于解的个数不唯一的情况，比如7605：
运行结果 作为一个野生fpga开发者，我在想能不能用fpga的编程思想来实现呢？也就是如何用verilog来实现两个循环的嵌套呢？抄起键盘就是干！
verilog源文件fpga_math.v：
module fpga_math( //inputs input clk, input rst_n, //outputs output reg [13:0] a, b, output reg [14:0] result, output ok);parameter sum = 4361;parameter sqr = 67; //sqrt(sum);reg [13:0] tmp_a;reg [13:0] tmp_b;reg flag;assign ok = (tmp_a*tmp_a + tmp_b*tmp_b == sum);always @ (posedge clk)begin if(!rst_n) tmp_b <= 0; else if(tmp_b == sqr) tmp_b <= 0; else if(tmp_a != sqr) tmp_b <= tmp_b + 1;endalways @ (posedge clk)begin if(!rst_n) flag <= 0; else if(tmp_b == sqr) flag <= 1; else flag <= 0;endalways @ (posedge clk)begin if(!rst_n) tmp_a <= 0; else if((tmp_a != sqr) & flag) tmp_a <= tmp_a + 1;endalways @ (posedge clk)begin if(!rst_n) begin a <= 0; b <= 0; result <= 0; end else if(ok) begin a <= tmp_a; b <= tmp_b; result = tmp_a + tmp_b; endendendmodule 为了验证这个模块的正确性，我们需要对这个模块进行仿真，即给一个激励输入信号，看输出是否正确。
新建testbench文件fpga_math_tb.v：
`timescale 1ns/100psmodule fpga_math_tb;parameter sum = 4361;parameter sqr = 67; //sqrt(4361)parameter sysclk_period = 10;// 100mhzwire [13:0] a, b;wire [14:0] result;reg sysclk;reg nsysreset;initialbegin sysclk = 1'b0; nsysreset = 1'b0; #(sysclk_period * 10 ) nsysreset = 1'b1; #(sysclk_period * (sqr*sqr+500) ) $stop;end/*generate clock*/always @(sysclk) #(sysclk_period / 2.0) sysclk <= !sysclk; /*instance module*/fpga_math #( .sum(sum), .sqr(sqr))fpga_math_0( //inputs .clk(sysclk), .rst_n(nsysreset), //outputs .a(a), .b(b), .result(result), .ok(ok));endmodule modelsim仿真波形：
仿真波形 仿真工具除了使用各大fpga厂商ide带的modelsim等，也可以使用小巧开源的全平台仿真工具：iverilog+gtkwave，使用方法可以参考：
全平台轻量开源verilog仿真工具iverilog+gtkwave使用教程
如果使用iverilog进行仿真，需要在tb文件中添加以下几行语句：
/*iverilog */initialbegin $dumpfile(wave.vcd); //生成的vcd文件名称 $dumpvars(0, fpga_math_tb); //tb模块名称end/*iverilog * 首先，对verilog源文件进行编译，检查是否有语法错误，这会在当前目录生成wave目标文件：
iverilog -o wave *.v 然后通过vvp指令，产生仿真的wave.vcd波形文件：
vvp -n wave -lxt2 使用gtkwave打开波形文件：
gtkwave wave.vcd 当然，以上命令也可以写成批处理文件：
echo 开始编译iverilog -o wave *.vecho 编译完成echo 生成波形文件vvp -n wave -lxt2echo 打开波形文件gtkwave wave.vcd 以文本方式存储为build.bat文件即可，双击即可自动完成编译、生成波形文件、打开波形文件操作。
仿真波形：
仿真波形 可以看出，和使用modelsim仿真是一样的结果。
总结 从仿真波形图中，可以得到计算的结果，a+b的值为91，如果要在真实的fpga芯片硬件上实现，还需要添加其他功能模块，把结果通过串口输出，或者在数码管等显示屏上进行显示，这里只是简单介绍使用fpga计算方法的实现。
作为纯数字电路的fpga，实现平方根是比较复杂的，这里采用直接人为输入平方根结果的方式，而不是像c语言那样调用sqrt函数自动计算平方根。
fpga中不仅有触发器和查找表，而且还有乘法器、除法器等硬核ip，所以在涉及到乘除法、平方根运算时，不要直接使用*/等运算符，而是要使用fpga自带的ip核，这样就不会占用大量的逻辑资源，像xilinx的基于cordic算法的cordic ip核，不仅能实现平方根计算，而且还有sin/cos/tan/arctan等三角函数。
变频器直流过压故障分析及处理方法
360 N5手机明日发布 1500元是心理防线
回归技术本源，驱动5G安全
三星s6也能升级安卓7.0了 良心！安卓7.0已推送
补贴收紧：新能源车销量首现环比下滑
用FPGA解一道初中数学题
荣耀V40保护壳曝光：镜头模组神似华为nova8
雨量传感器的工作原理_雨量传感器的种类
区块链交易所系统原生/封装APP技术开发
2019中国地理信息产业大会 详细阐述了在5G/6G时代
轧机牌坊腐蚀磨损后有什么影响
国芯思辰｜芯北科技H桥隔离电源控制芯片CN35K180用于IH电饭锅，最大输出功率3W
什么是离线编程？
新型激光技术让金刚石半导体又近了一步
中移动试水互联网电视 智能电视群雄争霸
总共1803亿元！三大运营商今年5G投资额出炉
2015年家电市场迷雾中现曙光
高清数字机顶盒导航式操作系统设计方案
电动汽车车载智能快速充电器设计方案
stm32位带操作有什么用