Synopsys HAPS系列基于FPGA的ASIC原型最快捷的交付方式
硅片tapeout前用于系统验证和硬件/软件集成的原型对于现在的 ip 和 soc 设计团队而言必不可少。 但是开发原型的时间很短，从 rtl 完备到获得芯片时间也很少，这意味着原型开发工程师必须尽快交付操作原型，他们所承受的压力巨大。 haps protocompiler 通过设计规划、逻辑综合、调试以及连接至其他验证环境（例如 synopsys vcs 和 zebu）等自动化功能，为 ip 验证和软件开发减少系统启动的时间和难度，只要该系统是基于 synopsys haps 系列的。 原型软件同 haps 系列紧密集成，以便实现传统“廉价”电路板和 fpga 设计工具均无法企及的系统性能。
功能：
haps protocompiler 的功能用于加快实现原型的时间。 这主要关注启动时间和计划的改善，从而使得处理时间最多可缩短至竞争产品的 50%。 haps protocompiler 技术拥有高效的数据模型、编译器和分割工具，并通过使用基于 fpga 原型的 synopsys haps 系列，来提高工程师的工作效率。 该系统可在设计流程的关键进程点中实现短迭代循环，而完成该部分向来很耗时。 通过 haps 系列专用的快速编译器和时钟转换，来加速 asic 设计的编译和转换。 2.5 亿 asic 门分割引擎可自动生成适合多个 fpga 的可行设计，仅需几分钟便能交付结果，相比之前的几小时更加便捷。
重复使用对于 asic 设计和原型来说都是最佳实践。 haps 硬件架构的模块化性质结合 haps protocompiler 的增量和层次化项目管理功能，可避免冗长的重新编译及布局布线周期，从而加快启动时间。 原型项目所开发的 haps-dx 及 haps 系列系统直接兼容，允许原型开发团队将单个 asic 模块或 ip 原型项目集成至较大型的子系统中，从而实现完整的 soc 验证场景。
功能 优势
针对 haps 的 fpga 综合
designware 库兼容
haps 系列事先验证 asic ip 便于迁移
时序驱动的综合
最大化系统时钟速度
系统规划
系统硬件目标定位
管理 haps 子板、堆叠系统、互联和存储器
大容量设计分割
数百万 asic 门级设计，只需几分钟便可找到分割解决方案
硬件集成和重新使用
快速将原型模块组成较大型的子系统
调试和启动
支持多 fpga 无缝调试
调试逻辑与设计模块的制定位置无关
synopsys verdi/siloti 数据交换
快速导入验证视图并进行根本原因分析
大容量调试样例储存
改善信号可视性并查看较长时间的系统运行
基于事务处理器的验证
amba 事务处理器
结合基于 fpga 以及虚拟原型，更快实现原型的可用性
比较
protocompiler 与 protocompiler dx 的比较
了解更多 protocompiler 与 protocompiler dx 的不同，决定哪个更适合您的原型开发项目。
protocompiler dx protocompiler
封装 包含在?haps-dx?中 与haps系统一起出售
系统支持 仅 haps-dx haps-dx/70/80
针对 haps 的 fpga 逻辑综合
多处理 每个许可 4 个
designware 库支持 ? ?
硬件集成和重新使用 ? ?
synopsys 设计约束 (sdc) 兼容 ? ?
unified power format (upf) 中推断存储器 ? ?
快速 hdl 编译模式 ? ?
高质量综合结果 ? ?
系统规划
系统硬件目标定位 ?
高速引脚复用 ?
多 fpga 分割 ?
virtex-7 super logic region(slr) 规划 ?
门控/生成的时钟转换 ? ?
unified power format (upf) 支持 ? ?
调试和启动
无缝跨 fpga 可视性 ?
haps deep trace debug (dtd) sdram 存储 ? ?
haps real time debug (rtd) 逻辑分析器辅助 ? ?
调试 rtl 源代码 ? ?
针对haps 的故障排除 ? ?
synopsys verdi/siloti 数据交换 ? ?
synopsys formality 逻辑等效性检查 (lec) 支持 ?
基于事务处理器的验证
amba 事务处理器 单独出售 ?
sce-mi 事务处理器 单独出售 ?
系统要求
haps 系统先决条件
haps-80 系列
haps-70 系列
haps developer express (haps-dx)
haps-80/70/dx 系列混合系统
os 支持
如需使用 haps protocompiler高效设计功能（设计规划、逻辑综合和分割等）
64 位 red hat enterprise linux v5 或更高版本
64 位 suse enterprise linux v10 或更高版本
如需使用 haps protocompiler实时调试功能（rtl 调试、haps 启动工具等）
64 位 red hat enterprise linux v5 或更高版本
64 位 suse enterprise linux v10 或更高版本
64 位 windows 7 或更高版本
系统要求
2 gb ram
4 gb 安装可用磁盘空间
solvnet 下载安装或 dvd 安装
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重复使用对于 asic 设计和原型来说都是最佳实践。 haps 硬件架构的模块化性质结合 haps protocompiler 的增量和层次化项目管理功能，可避免冗长的重新编译及布局布线周期，从而加快启动时间。 原型项目所开发的 haps-dx 及 haps 系列系统直接兼容，允许原型开发团队将单个 asic 模块或 ip 原型项目集成至较大型的子系统中，从而实现完整的 soc 验证场景。
功能 优势
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designware 库兼容
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最大化系统时钟速度
系统规划
系统硬件目标定位
管理 haps 子板、堆叠系统、互联和存储器
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硬件集成和重新使用
快速将原型模块组成较大型的子系统
调试和启动
支持多 fpga 无缝调试
调试逻辑与设计模块的制定位置无关
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快速导入验证视图并进行根本原因分析
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改善信号可视性并查看较长时间的系统运行
基于事务处理器的验证
amba 事务处理器
结合基于 fpga 以及虚拟原型，更快实现原型的可用性
比较
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封装 包含在?haps-dx?中 与haps系统一起出售
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针对 haps 的 fpga 逻辑综合
多处理 每个许可 4 个
designware 库支持 ? ?
硬件集成和重新使用 ? ?
synopsys 设计约束 (sdc) 兼容 ? ?
unified power format (upf) 中推断存储器 ? ?
快速 hdl 编译模式 ? ?
高质量综合结果 ? ?
系统规划
系统硬件目标定位 ?
高速引脚复用 ?
多 fpga 分割 ?
virtex-7 super logic region(slr) 规划 ?
门控/生成的时钟转换 ? ?
unified power format (upf) 支持 ? ?
调试和启动
无缝跨 fpga 可视性 ?
haps deep trace debug (dtd) sdram 存储 ? ?
haps real time debug (rtd) 逻辑分析器辅助 ? ?
调试 rtl 源代码 ? ?
针对haps 的故障排除 ? ?
synopsys verdi/siloti 数据交换 ? ?
synopsys formality 逻辑等效性检查 (lec) 支持 ?
基于事务处理器的验证
amba 事务处理器 单独出售 ?
sce-mi 事务处理器 单独出售 ?
系统要求
haps 系统先决条件
haps-80 系列
haps-70 系列
haps developer express (haps-dx)
haps-80/70/dx 系列混合系统
os 支持
如需使用 haps protocompiler高效设计功能（设计规划、逻辑综合和分割等）
64 位 red hat enterprise linux v5 或更高版本
64 位 suse enterprise linux v10 或更高版本
如需使用 haps protocompiler实时调试功能（rtl 调试、haps 启动工具等）
64 位 red hat enterprise linux v5 或更高版本
64 位 suse enterprise linux v10 或更高版本
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