浅谈Latch-up（一）
esd，eos，latch-up都是芯片在制造，运输，使用过程中的风险源，他们会对芯片造成不同程度的物理损伤。所以芯片在设计过程中不得不考虑这些因素。前几篇文章都聚焦于esd防护，这一期讨论芯片latch-up防护。
一.latch-up定义
闩锁效应是指体cmos集成电路中所固有的寄生npn和寄生pnp组成的电路在一定条件下被触发而形成低阻通路，从而产生大电流，并且由于正反馈电路的存在而形成闩锁，导致cmos集成电路无法正常工作，甚至烧毁芯片。——《cmos集成电路闩锁效应》。在日常工作中，作者对闩锁现象分为两种，一种是io端口电路发生闩锁（尤其是输出buffer），一种就是esd器件design window设计不当发生的闩锁。
而latch-up与esd最大的区别在于， 闩锁主要发生在芯片正常使用过程中。 latch-up测试时，vdd上电，vss接gnd，非测试引脚按要求接高低电位，对vdd/输出输入接测试电流/电压。而esd主要发生在制造、运输过程中，使用过程。esd测试时一个引脚接电流源，一个引脚接地，芯片不上电。
1.1 cmos电路闩锁
图一.cmos寄生scr结构图。
如图所示，cmos器件里存在多个寄生scr器件。vdd与gnd之间；vdd/输出端口与gnd；vdd/输出端口与输出端口；vdd与gnd/输出端口。前几期已经介绍过scr的工作原理，这里不再赘述。
图二.cmos寄生scr电路图。
vdd出现浪涌，n-well/p-well发生雪崩击穿。 大量雪崩载流子经过阱电阻rnw,rpw产生压降，寄生scr开启。寄生npn与寄生pnp发生正反馈耦合，从而形成低阻通路，发生latch-up。2 .输出端电压过冲，寄生scr中pnp三极管的射电极（输出端）电压高于vdd， 该pnp导通，rpw产生压降，造成寄生npn开启，npn与pnp发生正反馈耦合，从而形成低阻通路，发生latch-up。
输出端电流倒灌，大量电流由nmos和pmos的drain端流入电路中。电流流经阱电阻rnw和rpw， 产生压降作用于寄生npn和pnp的基级，造成寄生npn和pnp的开启，npn与pnp发生正反馈耦合，从而形成低阻通路，发生latch-up。输出端电压下冲，寄生scr中npn三极管的射电极（输出端）电压低于gnd ，该npn导通，rnw产生压降，造成寄生pnp开启，npn与pnp发生正反馈耦合，从而形成低阻通路，发生latch-up。1.2 esd保护器件闩锁
esd器件发生闩锁的情况有两种 一种是esd器件内部寄生scr的开启，还有一种是design window选取不合理。
图三.二极管esd防护示意图。
如图三所示，使用gcnmos作为power clamp时，端口的esd防护会使用二极管，p-diode连接端口与vdd，n-diode连接gnd与端口。n-diode与p-diode之间会存在寄生scr器件，如图四所示。（gcnmos前几期已经讲过，二级管的esd防护后期也会提及）
图四.二极管寄生scr示意图。（图源《cmos集成电路闩锁效应》）
与上文中的cmos中寄生scr类似，p-diode与n-diode间也会存在寄生scr器件且发生latch-up的情况：
vdd出现浪涌，n-well/p-well发生雪崩击穿。 寄生scr开启，发生latch-up。端口电压过冲，寄生scr中pnp三极管的射电极（p-diode阳极）电压高于vdd， 该pnp导通，rpw产生压降，造成寄生npn开启，发生latch-up。端口大电流，大量电流进入n-well/p-well， 经过阱电阻产生压降，发生latch-up。端口电压下冲，寄生scr中npn三极管的射电极（n-diode阴极）电压低于gnd ，该npn导通，rnw产生压降，造成寄生pnp开启，发生latch-up。第二种情况就是esd器件的design window设置不合理。 如果esd器件的iv曲线进入电路的latch-up区，当esd器件被误触发开启后，esd器件会一直保持开启，直至损坏。
图五.用于不同电路中的esd器件以及设计窗口。a）电源钳位电路与设计窗口b）cmos输出级与设计窗口。c）栅极输入与设计窗口。
如图五所示，不同的防护需求的esd器件有对应的设计窗口要求。
a)作用于vdd与gnd之间的power clamp，其holding voltage不能小于vdd。vdd的驱动能力近似是无穷大的，如果esd器件的holding voltage进入latch up区，使用过程中一旦vdd的扰动开启esd器件，esd器件的低阻通路会一直开启，直到烧毁。
b）作用于输出级的esd防护器件，其design window中的latch-up区为由pmos的负载曲线，因为pmos进入饱和区后存在沟道夹断效应，其过电流能力有限，所以latch-up区的电流上限有限。esd器件的holding voltage和holding current一旦进入pmos的latch-up区，pmos会形成对esd器件的持续上拉，带来失效风险。
c）作用于输入级的esd防护器件，其design window中的latch-up区为栅级负载曲线，大部分esd器件都能避免latch-up风险。
如果是esd器件是作用于端口与vdd之间，其栅极输入的design window与端口对地一致，而输出级的design window需要关注nmos的负载曲线，避免进入nmos的下拉负载区内，形成导电通路。
新页微电子15W SoC Tx芯片是什么？性能如何？
AMB300低压母线红外测温装置
Redmi手机在独立后依旧保持了一贯的宗旨
云宏开启国产虚拟化云平台时代，助力云计算发展
创龙科技与江波龙联合打造全国产工业核心板，共同支持多场景应用
浅谈Latch-up（一）
英飞凌推出搭载PFC功能的高压谐振控制器
TVS二极管的选择考虑要点
高频加热的谐振电容起什么作用？
双11国内品牌连创佳绩，小狗吸尘器如何做到“国货第一”？
揭秘雪铁龙SUV天逸如何保证优越的质量保障和优秀的NVH
介绍一个很棒的Markdown编辑器UltraEdit
串行数据接口芯片供应双极电压-Serial-Data Int
10.3.1 金刚石(Diamond)∈《集成电路产业全书》
Unified SID助力SRv6应用发展
智能镜子显示屏是什么，它的一面是镜一面是屏
VR巨幕，把IMAX影院带回家！基于传统视频和直播打造巨幕式体验
贸泽与Amphenol PCB Piezotronics和The Modal Shop签订分销协议 为您带来更丰富的Amphenol传感器分销阵容
疫情下的科技尖兵 搭载R-Fans-16的无人环卫清扫车来了！
一文详解SRAM特点和原理
一.latch-up定义
闩锁效应是指体cmos集成电路中所固有的寄生npn和寄生pnp组成的电路在一定条件下被触发而形成低阻通路，从而产生大电流，并且由于正反馈电路的存在而形成闩锁，导致cmos集成电路无法正常工作，甚至烧毁芯片。——《cmos集成电路闩锁效应》。在日常工作中，作者对闩锁现象分为两种，一种是io端口电路发生闩锁（尤其是输出buffer），一种就是esd器件design window设计不当发生的闩锁。
而latch-up与esd最大的区别在于， 闩锁主要发生在芯片正常使用过程中。 latch-up测试时，vdd上电，vss接gnd，非测试引脚按要求接高低电位，对vdd/输出输入接测试电流/电压。而esd主要发生在制造、运输过程中，使用过程。esd测试时一个引脚接电流源，一个引脚接地，芯片不上电。
1.1 cmos电路闩锁
图一.cmos寄生scr结构图。
如图所示，cmos器件里存在多个寄生scr器件。vdd与gnd之间；vdd/输出端口与gnd；vdd/输出端口与输出端口；vdd与gnd/输出端口。前几期已经介绍过scr的工作原理，这里不再赘述。
图二.cmos寄生scr电路图。
vdd出现浪涌，n-well/p-well发生雪崩击穿。 大量雪崩载流子经过阱电阻rnw,rpw产生压降，寄生scr开启。寄生npn与寄生pnp发生正反馈耦合，从而形成低阻通路，发生latch-up。2 .输出端电压过冲，寄生scr中pnp三极管的射电极（输出端）电压高于vdd， 该pnp导通，rpw产生压降，造成寄生npn开启，npn与pnp发生正反馈耦合，从而形成低阻通路，发生latch-up。
输出端电流倒灌，大量电流由nmos和pmos的drain端流入电路中。电流流经阱电阻rnw和rpw， 产生压降作用于寄生npn和pnp的基级，造成寄生npn和pnp的开启，npn与pnp发生正反馈耦合，从而形成低阻通路，发生latch-up。输出端电压下冲，寄生scr中npn三极管的射电极（输出端）电压低于gnd ，该npn导通，rnw产生压降，造成寄生pnp开启，npn与pnp发生正反馈耦合，从而形成低阻通路，发生latch-up。1.2 esd保护器件闩锁
esd器件发生闩锁的情况有两种 一种是esd器件内部寄生scr的开启，还有一种是design window选取不合理。
图三.二极管esd防护示意图。
如图三所示，使用gcnmos作为power clamp时，端口的esd防护会使用二极管，p-diode连接端口与vdd，n-diode连接gnd与端口。n-diode与p-diode之间会存在寄生scr器件，如图四所示。（gcnmos前几期已经讲过，二级管的esd防护后期也会提及）
图四.二极管寄生scr示意图。（图源《cmos集成电路闩锁效应》）
与上文中的cmos中寄生scr类似，p-diode与n-diode间也会存在寄生scr器件且发生latch-up的情况：
vdd出现浪涌，n-well/p-well发生雪崩击穿。 寄生scr开启，发生latch-up。端口电压过冲，寄生scr中pnp三极管的射电极（p-diode阳极）电压高于vdd， 该pnp导通，rpw产生压降，造成寄生npn开启，发生latch-up。端口大电流，大量电流进入n-well/p-well， 经过阱电阻产生压降，发生latch-up。端口电压下冲，寄生scr中npn三极管的射电极（n-diode阴极）电压低于gnd ，该npn导通，rnw产生压降，造成寄生pnp开启，发生latch-up。第二种情况就是esd器件的design window设置不合理。 如果esd器件的iv曲线进入电路的latch-up区，当esd器件被误触发开启后，esd器件会一直保持开启，直至损坏。
图五.用于不同电路中的esd器件以及设计窗口。a）电源钳位电路与设计窗口b）cmos输出级与设计窗口。c）栅极输入与设计窗口。
如图五所示，不同的防护需求的esd器件有对应的设计窗口要求。
a)作用于vdd与gnd之间的power clamp，其holding voltage不能小于vdd。vdd的驱动能力近似是无穷大的，如果esd器件的holding voltage进入latch up区，使用过程中一旦vdd的扰动开启esd器件，esd器件的低阻通路会一直开启，直到烧毁。
b）作用于输出级的esd防护器件，其design window中的latch-up区为由pmos的负载曲线，因为pmos进入饱和区后存在沟道夹断效应，其过电流能力有限，所以latch-up区的电流上限有限。esd器件的holding voltage和holding current一旦进入pmos的latch-up区，pmos会形成对esd器件的持续上拉，带来失效风险。
c）作用于输入级的esd防护器件，其design window中的latch-up区为栅级负载曲线，大部分esd器件都能避免latch-up风险。
如果是esd器件是作用于端口与vdd之间，其栅极输入的design window与端口对地一致，而输出级的design window需要关注nmos的负载曲线，避免进入nmos的下拉负载区内，形成导电通路。
新页微电子15W SoC Tx芯片是什么？性能如何？
AMB300低压母线红外测温装置
Redmi手机在独立后依旧保持了一贯的宗旨
云宏开启国产虚拟化云平台时代，助力云计算发展
创龙科技与江波龙联合打造全国产工业核心板，共同支持多场景应用
浅谈Latch-up（一）
英飞凌推出搭载PFC功能的高压谐振控制器
TVS二极管的选择考虑要点
高频加热的谐振电容起什么作用？
双11国内品牌连创佳绩，小狗吸尘器如何做到“国货第一”？
揭秘雪铁龙SUV天逸如何保证优越的质量保障和优秀的NVH
介绍一个很棒的Markdown编辑器UltraEdit
串行数据接口芯片供应双极电压-Serial-Data Int
10.3.1 金刚石(Diamond)∈《集成电路产业全书》
Unified SID助力SRv6应用发展
智能镜子显示屏是什么，它的一面是镜一面是屏
VR巨幕，把IMAX影院带回家！基于传统视频和直播打造巨幕式体验
贸泽与Amphenol PCB Piezotronics和The Modal Shop签订分销协议 为您带来更丰富的Amphenol传感器分销阵容
疫情下的科技尖兵 搭载R-Fans-16的无人环卫清扫车来了！
一文详解SRAM特点和原理