赶搭3D IC热潮 联电TSV制程明年量产
联电矽穿孔（tsv）制程将于2013年出炉。为争食2.5d/三维晶片（3d ic）商机大饼，联电加紧研发逻辑与记忆体晶片立体堆叠技术，将采via-middle方式，在晶圆完成后旋即穿孔，再交由封测厂依wide i/o、混合记忆体立方体（hmc）等标准组装晶片。目前规画于今年第四季迈入产品实测阶段，并于2013年展开商用量产。
联华电子市场行销处长黄克勤认为，3d ic迈向普及仍需2～3年时间，原因包括制造成本过高、eda工具仍未完备等。
联华电子市场行销处长黄克勤表示，联电与记忆体大厂尔必达（elpida）正联手打造28奈米（nm）晶圆tsv制程，加速2.5d和3d ic问世。现基于via-middle的tsv生产技术已到位，今年第三季将在中段制程（meol）试作逻辑晶片与记忆体堆叠，并于第四季结合***半导体封测厂技术能量，展开产品层级封装（ product level packaging）与晶片效能、可靠度测试。
在半导体摩尔定律（moore“s law）演进遭遇瓶颈之际，2.5d及3d ic设计将大幅增强晶片效能、频宽支援，同时能缩减功耗与印刷电路板（pcb）占位空间。因此，黄克勤强调，联电不断加码投资研发，并拉拢半导体设备、封测及晶片业者，按部就班建立3d ic生态系统，除能延续摩尔定律外，亦能扩张旗下晶圆代工业务范畴。预计明年联电的tsv制程导入商用后，营收也将显著加温。
与此同时，考量tsv未来将应用在20奈米以下先进制程，势将面临裸晶体积缩小后，微缩tsv直径与提升对位精准度的技术挑战，联电亦抢先展开新技术布局。黄克勤透露，联电将跳脱传统tsv制作方式，改良tsv制程结构，借以优化3d ic的可靠度与功能表现。
无独有偶，台积电亦致力发展2.5d/3d ic一条龙制程--cowos（chip on wafer on substrate），并预计于2013年开始放量，冲刺3d ic晶圆代工的市占版图。不过，该方案几乎囊括tsv、晶？？片堆叠与部分封测制程，可能发生与封测厂相互争利的情况，引发业界关注；相较之下，联电仍谨守晶圆代工分际。
黄克勤指出，联电的2.5d/3d ic解决方案，仅锁定via-middle的tsv服务，针对晶片商的设计精准凿穿晶圆，而矽穿孔露出（via-reveal）或晶片堆叠组装等后段制程（beol）再交由封测业者操刀。由于专注tsv供应，将能避免设备投资负担过重或引来激烈的市场竞争，同时也能扩展客源与封测厂合作伙伴，削减物料清单（bom）成本，促进3d ic价格更快达到市场甜蜜点，加速普及。
据了解，via-middle模式系晶圆产出后才增添一道tsv工序，与直接在晶圆制造时就进行tsv的via-first，或晶圆交至封测厂手中才导入tsv的via-last两种方案相比，包括晶圆品质、良率及晶片商对设计的掌握度均较为出色，可望随着3d ic生态系统茁壮而崭露锋芒，成为晶圆代工厂的典型代表。
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