基于协议转换芯片PCI9054与FPGA实现PCI通信接口的设计
1 引言
pci，外设组件互连标准（peripheral component interconnection）是一种由intel公司1991年推出的用于定义局部总线的标准，自规范推出，得到网络通信，数据采集处理，工业控制等多行业的广泛应用，并出现pci-e。cpci，pxi等多个扩展改良版本。pci总线支持其即插即用，中断共享，高速数据传输等功能，有着广阔的市场前景。
本文介绍了目前使用美国plx公司生产的协议转换芯片pci9054，用verilog hdl在fpga中产生相应的控制信号．完成对数据的快速读写，从而实现了与pci总线的高速数据通讯。本系统可扩展，适用于其他pci设备系统，具有实用价值。
2 系统实现
本系统主要由pci9054与fpga构成，系统结构图以及信号连接如图1所示。可以根据实际需要，利用fpga的可编程性，实现预定功能，如与单片机，dsp等处理器的不同速率间接高速通信等。协议转换芯片pci9054作用就是为本地处理器和主机之间架起一座通信的桥梁。
图1 系统总体结构
1） pci9054硬件实现
pci9054是美国pci公司生产的先进的pci总线接口芯片，它满足pci v2．2协议，支持32位33mhz时钟pci总线，特别适用于pci总线外设产品的开发。pci9054局部总线有三种工作模式：m模式、c模式和j模式，可方便地与多种微处理器连接。pci9054的工作方式可利用模式选择引脚（modeo，mode 1）加以选择。
m模式是专为motorola公司的mcu设计的工作模式，其主要应用于电信领域。c模式是一种类似于单片机的工作方式，通过片内逻辑控制，将pci的地址线和数据线分开，很方便地为本地工作时序提供各种工作方式，对于这种工作方式，设计者只需要关注pci9054的local端的时序控制时序，就可以很方便的利用pci9054实现pci接口电路设计。j模式是地址总线和数据总线没有分开，严格仿效pci总线的时序，只是为时序控制增加了很多的控制信号。数据传输模式有三种：直接主模式，直接主模式就是本地处理器（如伺服控制卡上的dsp）访问pci总线上的i/o接口和计算机的内存资源，由本地处理器发起整个数据传输。直接从模式，直接从模式就是主机作为主控设备发起对本地总线上资源的访问．包括对本地处理器的控制和对本地端存储器的访问。dma模式，dma模式支持pci总线与本地总线之间的高效突发。
2） pci9054硬件连接电路（如图2所示）：
图2 pci9054硬件连接电路图
3） pci9054与pci插槽信号连接
pci9054与pci插槽间的连接信号线，这些信号线包括地址数据复用信号ad［31：0］，总线命令信号c/be［3：0］和pci协议控制信号par，frame#，irdy#，trdy#，stop#，idsel，devsel#等，电路连接中将彼此对应的信号线连接在一起即可。在pci总线信号中．除了rst#。inta#-intd#之外，其他所有的信号都在始终上升沿被采样。每个信号都
有相对于时钟前沿建立和保持时间。在此期间，不允许有信号的跳动。该时间一过，信号的变化就无关紧要了。这种建立和保持时间对于不同的信号其情形是不同的。对于ad［31：0］，par和idsel来说，只有在一定的十种边沿上才有上述时间的要求。对于lock#，irdy#，trdy#．frame#，devsel#，stop#，ⅲeq#，gnt#，serr#和perr#这些信号在每个时钟前沿都有建立和保持时间。对于c/be［3：0］#在传输总线命令是，要在frame#第一次建立时对应的时钟边沿上遵守建立和保持时间的关系。若传输字节使能信号时，要在完成一个地址期或数据期之后的每一个时钟边沿保证相应的建立和保持时间。
4） pci9054与eeprom接口
各种接口芯片都需要外接串行eeprom芯片来加载配置数据．对于串行eeprom芯片，需要根据接口芯片数据手册中给出的生产厂家及型号选择。这里选择fm93lc56。pci9054提供4个管脚与串行eeprom相连接，他们分别是eedi，eedo，eesk，eecs，对应于fm93lc56的di，do，skcs这四个管脚，这4对管脚直接相连就可以，另外93lc56的vcc管脚需要接+5v电源，gnd接地。因为需要对串行eeprom进行写操作，串行eeprom应处于可编程而且非保护状态，所以pe接高电平而pre接低电平。fm93lc56的技术手册规定两个管脚上拉和下拉的电阻应为10k左右。
5） pci9054与local bus端连接
lhold：申请使用本地总线，输出信号；lholda：对lhold应答，输入信号；ads：新的总线访问有效地址的开始，在总线访问first clock设置时，输出信号；blast：表示为总线访问的last transfer，输出信号；lw／r#：高电平表示读操作，低电平表示写操作，输出信号；la：地址线；ld：数据线；ready：表示总线上读数据有效或写数据完成，用以连接pci9054等待状态产生器，输入信号。
3 vehiog hdl软件实现
fpga内部在pci9054本地总线local bus基础之上进行设计；fpga片内ram或fifo可以在quartusii环境下利用利用工具megawizard plug_in manager调用功能模块生成。单双口、存储容量、数据总线的宽度以及同步或异步自行定制。为与mcu或dsp等处理器通信，要设计ram访问仲裁模块。决定某一时刻对ram访问的主方；pci9054支持单周期、突发和dma传输，在fpga内部要设计本地端总线控制模块，实现局部总线的状态控制，同时产生fpga片内ram的读写时序及地址信号。
pci9054支持单周期、突发传输和dma传输，因此在状态机设计中不仅要满足单周期传输的时序。还要兼顾突发和dma传输时序。依据fcl9054的datasheet以及pci总线协议，其状态转换图如图3所示：
图3 pci9054状态转换图
状态机是控制单元的主体，接受外部信号以及数据单元产生的信号，产生控制信号序列。状态机的关键是如何把一个实际的时序逻辑关系，抽象成一个时序逻辑函数。根据状态转换图．采用3个always语句．即对应三个进程来完成moore状态机。一个用于状态机的同步时序部分，在本地时钟clk的上升沿到来时．将nextstate状态赋给currentstate；个用于描述状态转换；另一个用于描述输出的组合逻辑。在这里重点阐述状态转换进程，其verilog hdl代码简略如下所示：
always @ （lads，lblast）
begin case（currentstate）
s0：if（！ lads）
nextstate《=s1；
else
nexbtate《=s0；
s1：if（！ lblast）
nextstate《=s2；
else
nextstate《=s4；
s2： nextstate《=s3：
s3：if（！ lads）
nextstate《=sl；
else
nextstate《=s0；
s4：nextatate《=s5；
s5：if（blast）
nextstate《=s5；
else
nextstate《=s6；
s6：if（！ lads）
nextstate《=s1；
else
nexmmte《=s0；
endcase
end
输出组合逻辑进程如下所示：
always @（currentstate）
case（currentstate）
so：begin lready《=1‘b1；
ram_wr《=1’b0：
ram_rd《=1‘b0；
end
。..。..
endcase
图4 利用quartusⅱ仿真生成的state machine图（可与图3对应）
图5 pci9054 local bus单周期传输时序图
4 结论
利用driverstdio开发pci9054的驱动程序，实现主机对fpga内部ram的读写，利用示波器检测ads，blast信号，在8位数据总线的情况下，实现数据传输率可以达到26.8mbyte/s，接近pci的极限传输速率（图4、5所示）。本设计已经应用，经实际运行，传输速度快，数据正确，稳定可靠，经过扩展，同时可应用于其它需要与pci数据总线接口的设备当中，可缩短pci设备的开发周期，提高工作效率。
本文创新点：利用pci9054设计的pci高速通信接口，采用了fpga内部ram间接缓冲技术，可以与dsp，mcu等微处理器高速通信，扩展性强，适用于可应用于其它需要与pci数据总线接口的设备当中。
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2 系统实现
本系统主要由pci9054与fpga构成，系统结构图以及信号连接如图1所示。可以根据实际需要，利用fpga的可编程性，实现预定功能，如与单片机，dsp等处理器的不同速率间接高速通信等。协议转换芯片pci9054作用就是为本地处理器和主机之间架起一座通信的桥梁。
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1） pci9054硬件实现
pci9054是美国pci公司生产的先进的pci总线接口芯片，它满足pci v2．2协议，支持32位33mhz时钟pci总线，特别适用于pci总线外设产品的开发。pci9054局部总线有三种工作模式：m模式、c模式和j模式，可方便地与多种微处理器连接。pci9054的工作方式可利用模式选择引脚（modeo，mode 1）加以选择。
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2） pci9054硬件连接电路（如图2所示）：
图2 pci9054硬件连接电路图
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有相对于时钟前沿建立和保持时间。在此期间，不允许有信号的跳动。该时间一过，信号的变化就无关紧要了。这种建立和保持时间对于不同的信号其情形是不同的。对于ad［31：0］，par和idsel来说，只有在一定的十种边沿上才有上述时间的要求。对于lock#，irdy#，trdy#．frame#，devsel#，stop#，ⅲeq#，gnt#，serr#和perr#这些信号在每个时钟前沿都有建立和保持时间。对于c/be［3：0］#在传输总线命令是，要在frame#第一次建立时对应的时钟边沿上遵守建立和保持时间的关系。若传输字节使能信号时，要在完成一个地址期或数据期之后的每一个时钟边沿保证相应的建立和保持时间。
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nextstate《=s1；
else
nexbtate《=s0；
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else
nextstate《=s4；
s2： nextstate《=s3：
s3：if（！ lads）
nextstate《=sl；
else
nextstate《=s0；
s4：nextatate《=s5；
s5：if（blast）
nextstate《=s5；
else
nextstate《=s6；
s6：if（！ lads）
nextstate《=s1；
else
nexmmte《=s0；
endcase
end
输出组合逻辑进程如下所示：
always @（currentstate）
case（currentstate）
so：begin lready《=1‘b1；
ram_wr《=1’b0：
ram_rd《=1‘b0；
end
。..。..
endcase
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4 结论
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