一种通用的Uart收发Verilog模块
本文分享了一种通用的uart收发verilog模块，可实现uart协议所支持的任意波特率，任意位宽数据（5~8），任意校验位（无校验、奇校验、偶校验、1校验、0校验），任意停止位（1、1.5、2）的数据传输。此模块需要搭配fifo使用，以消除发送端和接收端波特率不一致导致的累计误差。此模块经过多次测试与实际使用验证，可实现连续10万+数据无间隔连续发送与接收无错误。
一. 什么是uart
uart，universal asynchronous receiver/transmitter，通用异步收发器，它将并行数据转换成串行数据进行传输。我们通常说的uart有两种意思，一种是uart协议，是串口通信采用的通用协议；一种是uart串口通信，指的是ttl电平的串口通信。关于uart和串口通信的关系的详细介绍可参考我的另一篇博客：
串口通信简介——发展历史与基本概念_徐晓康的博客
二. uart协议详解
uart协议由三根线组成，tx，rx，gnd即发送、接收与地，不包含时钟线，属于全双工异步串行通信协议。
uart协议的波特率，buad，表征数据传输的速率，因为uart协议用3.3v/5v表示逻辑1，用0v表示逻辑0，只有两个有效电平，所以uart协议的波特率与比特率是相等的。这部分属于数据通信的基本概念，可参考我的另一篇博客：数据通信的基本概念_徐晓康的博客。
需要注意的是， uart协议的数据传输双方需要预先约定好使用相同的波特率，这样发送端发出的数据才能被接收端正确出来。
uart协议的时序图：
空闲位：高电平，表示此刻tx线或rx线处于空闲状态，没有进行数据传输。
开始位：一个传输时钟周期的低电平，表示数据传输开始。
数据位：uart协议支持一次传输5、6、7或8位，每位占用一个传输时钟周期。
校验位：uart协议共支持五种校验方式：
无校验，即none，不进行校验，此时没有校验位；
奇校验，即odd校验，指的是如果数据位中1的个数为奇数，奇校验值为0，否则为1；
偶校验，即even校验，指的是如果数据位中1的个数为偶数，偶校验值为0，否则为1；
1校验，即mark校验，校验位固定为1；
0校验，即space校验，校验位固定为0。
停止位：停止位表示单次传输结束，停止位可占1 / 1.5 / 2个传输时钟周期。
一帧字符与下一帧字符间可间隔任意个空闲位，也可以完全没有间隔，即停止位后紧跟下一帧的开始位，但这样的话可能在连续传输大量数据时接收数据出错。因为uart是无时钟的，发送端和接收端的波特率必然存在微小偏差，这导致接收端每一位的长度和发送端是不一样的，所以大量数据的无间隔传输会使得位长误差累加，最终导致接收错位。
三. uart收发模块框图与使用说明
参数：
参数名 说明 可选值
clk_freq_mhz 此模块的工作时钟频率，以mhz为单位 任意正数，默认100
baud 串口波特率，注意根据板卡uart收发芯片支持的波特率来设置 任意正数，默认115200
data_bits 串口一帧包含的数据位的位宽，一般的串口芯片只支持数据位宽5/6/7/8 5，6，7，8（默认）
parity 校验类型，无校验（默认），奇校验，偶校验，1校验，0校验 “none”（默认），odd, even, mark, space
stop_bits 停止位位宽，1/1.5/2 1（默认），1.5，2
信号：
信号分组 信号名 方向 说明
与发送fifo连接的接口 tx_cclk_fwft_fifo_8wxxd_empty input 发送fwft 8bit任意深度fifo空接口
tx_cclk_fwft_fifo_8wxxd_dout[7 : 0] input 发送fwft 8bit任意深度fifo数据输出接口
tx_cclk_fwft_fifo_8wxxd_rd_en output 发送fwft 8bit任意深度fifo读取使能接口
与接收fifo连接的接口 rx_cclk_fwft_fifo_8wxxd_full input 接收fwft 8bit任意深度fifo满接口
rx_cclk_fwft_fifo_8wxxd_din[7 : 0] output 接收fwft 8bit任意深度fifo数据输入接口
rx_cclk_fwft_fifo_8wxxd_wr_en output 接收fwft 8bit任意深度fifo写入使能接口
接收错误指示 rdata_error output 指示接收数据错误，高电平有效，
当根据接收数据计算得到的校验位与实际接收的校验位不同时，
置高一个时钟周期
物理引脚 uart_tx output uart发送线
uart_rx input uart接收线
时钟与复位 clk input 模块工作时钟，应输入频率与参数clk_freq_mhz相等的时钟
rstn input 同步复位信号，不连接也可正常工作
使用说明：
此模块需要外接一个发送fwft 8bit任意深度fifo和一个接收fwft 8bit任意深度fifo，fifo位宽固定为8，即使要发送的数据位宽为5~7，也可以直接写入fifo，如设定的uart数据位宽为5，那么将5bit数据写入8bit fifo中，发送模块也会相应的只取低5位的数据。
当要发送数据时，上层模块只需往发送fifo中写数据即可，此模块检测到发送fifo非空时，就会将fifo中数据发送出去；
此模块会将uart接收到的数据写入到接收fifo中，上层模块需要去接收fifo中读数据以拿到uart接收到的数据。
四. uart ip框图与参数设置
可将uart收发模块封装为ip。
五. 顶层模块代码
/* * @author : xu xiaokang * @email : xudakang_up@qq.com * @date : 2022-05-05 1122 * @lasteditors : xu xiaokang * @lastedittime : 2022-11-09 1124 * @filename : * @description :*//*! 模块功能: 在uart收发模块外层再封装一层fifo，包含发送fifo与接收fifo，以解决波特率误差导致接收位偏移的问题* 思路: 1.*/module uartrtusefifo#( parameter clk_freq_mhz = 100, parameter baud = 115200, // 波特率, 9600, 19200, 38400, 57600, 115200, 230400, 460800, 921600 parameter data_bits = 8, // 数据位宽度, 可选5, 6, 7, 8 parameter parity = none, // 校验 none, odd, even, mark, space parameter stop_bits = 1 // 停止位宽度可选1, 1.5, 2)( // 发送数据 fwft fifo input wire tx_cclk_fwft_fifo_8wxxd_empty, input wire [7 : 0] tx_cclk_fwft_fifo_8wxxd_dout, output wire tx_cclk_fwft_fifo_8wxxd_rd_en, // 接收数据 fwft fifo input wire rx_cclk_fwft_fifo_8wxxd_full, output wire [7 : 0] rx_cclk_fwft_fifo_8wxxd_din, output wire rx_cclk_fwft_fifo_8wxxd_wr_en, output wire rdata_error, // 接收错误 output wire uart_tx, input wire uart_rx, input wire clk, input wire rstn);//++ 实例化串口收发模块 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++wire [data_bits - 1 : 0] rdata; // 接收到的数据wire rdata_valid; // 指示接收数据有效; 高电平有效wire [data_bits - 1 : 0] tdata; // 要发送的数据wire tdata_valid; // 指示发送数据有效; 此信号上升沿有效wire uart_tx_ready; // 发送准备就绪uarttx #( .clk_freq_mhz (clk_freq_mhz ), .baud (baud ), .data_bits (data_bits ), .parity (parity ), .stop_bits (stop_bits )) uarttx_dut ( .tdata (tdata ), .tdata_valid (tdata_valid ), .uart_tx_ready (uart_tx_ready ), .uart_tx (uart_tx ), .clk (clk ), .rstn (rstn ));uartrx #( .clk_freq_mhz (clk_freq_mhz ), .baud (baud ), .data_bits (data_bits ), .parity (parity ), .stop_bits (stop_bits )) uartrx_dut ( .rdata (rdata ), .rdata_valid (rdata_valid ), .rdata_error (rdata_error ), .uart_rx (uart_rx ), .clk (clk ), .rstn (rstn ));//-- 实例化串口收发模块 ------------------------------------------------------------//++ 发送数据fifo接口连接 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++assign tdata = tx_cclk_fwft_fifo_8wxxd_dout[data_bits - 1 : 0];reg tx_cclk_fwft_fifo_8wxxd_rd_en_temp;always @(posedge clk) begin tx_cclk_fwft_fifo_8wxxd_rd_en_temp <= uart_tx_ready && tdata_valid;endassign tx_cclk_fwft_fifo_8wxxd_rd_en = ~tx_cclk_fwft_fifo_8wxxd_empty && tx_cclk_fwft_fifo_8wxxd_rd_en_temp;assign tdata_valid = ~tx_cclk_fwft_fifo_8wxxd_empty;//-- 发送数据fifo接口连接 ------------------------------------------------------------//++ 接收数据fifo接口连接 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++reg rdata_valid_r1;always @(posedge clk) begin rdata_valid_r1 <= rdata_valid;endassign rdata_valid_pedge = rdata_valid && ~rdata_valid_r1;assign rx_cclk_fwft_fifo_8wxxd_wr_en = ~rx_cclk_fwft_fifo_8wxxd_full && rdata_valid_pedge;assign rx_cclk_fwft_fifo_8wxxd_din = rdata;//-- 接收数据fifo接口连接 ------------------------------------------------------------endmodule 六. 回环测试示例
回环测试顶层模块代码：
/* * @author : xu xiaokang * @email : xuxiaokang_up@qq.com * @date : 2022-10-31 1645 * @lasteditors : xu xiaokang * @lastedittime : 2022-11-09 1146 * @filename : * @description :*//*! 模块功能: uart收发，实现环路测试，即将接收到的数据发出来* 思路: 1.*/module uartlooptop( input logic uart_rx, output logic uart_tx, input logic fpga_input_clk_p, input logic fpga_input_clk_n, input logic rstn);//++ 时钟与复位 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++logic clk;clk_wiz_0 clk_wiz_0_u0 ( .clk_in1_p (fpga_input_clk_p), .clk_in1_n (fpga_input_clk_n), .clk_out1 (clk ));//-- 时钟与复位 ------------------------------------------------------------// ++ 参数设置 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++localparam clk_freq_mhz = 100;localparam baud = 115200; // 波特率, 9600, 19200, 38400, 57600, 115200, 230400, 460800, 921600localparam data_bits = 8; // 数据位宽度, 可选5, 6, 7, 8localparam parity = odd; // 校验 none, odd, even, mark, spacelocalparam stop_bits = 2; // 停止位宽度, 可选1, 1.5, 2// -- 参数设置 ------------------------------------------------------------//++ 实例化uart模块 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++(* mark_debug *) logic rx_cclk_fwft_fifo_8wxxd_full;(* mark_debug *) logic [7 : 0] rx_cclk_fwft_fifo_8wxxd_din;(* mark_debug *) logic rx_cclk_fwft_fifo_8wxxd_wr_en;(* mark_debug *) logic rdata_error;(* mark_debug *) logic tx_cclk_fwft_fifo_8wxxd_empty;(* mark_debug *) logic [7 : 0] tx_cclk_fwft_fifo_8wxxd_dout;(* mark_debug *) logic tx_cclk_fwft_fifo_8wxxd_rd_en;uartrtusefifo #( .clk_freq_mhz (clk_freq_mhz), .baud (baud), .data_bits (data_bits), .parity (parity), .stop_bits (stop_bits)) uartrtusefifo_u0 ( .rx_cclk_fwft_fifo_8wxxd_full (rx_cclk_fwft_fifo_8wxxd_full ), .rx_cclk_fwft_fifo_8wxxd_din (rx_cclk_fwft_fifo_8wxxd_din ), .rx_cclk_fwft_fifo_8wxxd_wr_en (rx_cclk_fwft_fifo_8wxxd_wr_en), .rdata_error (rdata_error ), .tx_cclk_fwft_fifo_8wxxd_empty (tx_cclk_fwft_fifo_8wxxd_empty), .tx_cclk_fwft_fifo_8wxxd_dout (tx_cclk_fwft_fifo_8wxxd_dout ), .tx_cclk_fwft_fifo_8wxxd_rd_en (tx_cclk_fwft_fifo_8wxxd_rd_en), .uart_tx (uart_tx ), .uart_rx (uart_rx ), .clk (clk ), .rstn (rstn ));//-- 实例化uart模块 ------------------------------------------------------------//++ 实例化fwft fifo ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++cclk_fwft_fifo_8w1024d cclk_fwft_fifo_8w1024d_u0 ( .clk (clk ), // input wire clk .srst (~rstn ), // input wire srst .din (rx_cclk_fwft_fifo_8wxxd_din ), // input wire [7 : 0] din .wr_en (rx_cclk_fwft_fifo_8wxxd_wr_en), // input wire wr_en .full (rx_cclk_fwft_fifo_8wxxd_full ), // output wire full .rd_en (tx_cclk_fwft_fifo_8wxxd_rd_en), // input wire rd_en .dout (tx_cclk_fwft_fifo_8wxxd_dout ), // output wire [7 : 0] dout .empty (tx_cclk_fwft_fifo_8wxxd_empty) // output wire empty);//-- 实例化fwft fifo ------------------------------------------------------------endmodule 测试用的fpga板卡：明德扬mp5620，板上串口转usb芯片为silicon labs公司的cp2102-gm，其支持的串口协议如下图所示：
使用的串口上位机工具：正点原子xcom v2.6。
需要特别注意的是：上位机的波特率与verilog模块设置的波特率是有一定差距的，这个差距的原因可能是上位机设置的波特率不准，也可能是因为波特率设置是整数时钟分频得到的，无法精确到小数位，所以上位机和verilog模块间uart的波特率并不是严格一致的，可能是115200与115201的区别，正常情况这么小的差距数据也能被正常识别。但是xcom在一次性发送多帧时，两帧之间是没有任何间隔的，这使得在连续传输多帧后，接收数据错位。
测试界面如下：
在115200波特率，8数据位，odd校验，2停止位的条件下，回环测试通过。接着更改参数（需要usb转串口的芯片支持该组参数），进行其它条件下的试验，均无问题。
在连续发送10万个字节数据时，仍能返回正确的数据，这是因为加入了fifo，波特率误差被fifo缓冲消除了，如果不加fifo且无间隔的发送数据，则连续发送10几个数据就可能发生接收错位，使得返回数据与发送数据不一致。
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一. 什么是uart
uart，universal asynchronous receiver/transmitter，通用异步收发器，它将并行数据转换成串行数据进行传输。我们通常说的uart有两种意思，一种是uart协议，是串口通信采用的通用协议；一种是uart串口通信，指的是ttl电平的串口通信。关于uart和串口通信的关系的详细介绍可参考我的另一篇博客：
串口通信简介——发展历史与基本概念_徐晓康的博客
二. uart协议详解
uart协议由三根线组成，tx，rx，gnd即发送、接收与地，不包含时钟线，属于全双工异步串行通信协议。
uart协议的波特率，buad，表征数据传输的速率，因为uart协议用3.3v/5v表示逻辑1，用0v表示逻辑0，只有两个有效电平，所以uart协议的波特率与比特率是相等的。这部分属于数据通信的基本概念，可参考我的另一篇博客：数据通信的基本概念_徐晓康的博客。
需要注意的是， uart协议的数据传输双方需要预先约定好使用相同的波特率，这样发送端发出的数据才能被接收端正确出来。
uart协议的时序图：
空闲位：高电平，表示此刻tx线或rx线处于空闲状态，没有进行数据传输。
开始位：一个传输时钟周期的低电平，表示数据传输开始。
数据位：uart协议支持一次传输5、6、7或8位，每位占用一个传输时钟周期。
校验位：uart协议共支持五种校验方式：
无校验，即none，不进行校验，此时没有校验位；
奇校验，即odd校验，指的是如果数据位中1的个数为奇数，奇校验值为0，否则为1；
偶校验，即even校验，指的是如果数据位中1的个数为偶数，偶校验值为0，否则为1；
1校验，即mark校验，校验位固定为1；
0校验，即space校验，校验位固定为0。
停止位：停止位表示单次传输结束，停止位可占1 / 1.5 / 2个传输时钟周期。
一帧字符与下一帧字符间可间隔任意个空闲位，也可以完全没有间隔，即停止位后紧跟下一帧的开始位，但这样的话可能在连续传输大量数据时接收数据出错。因为uart是无时钟的，发送端和接收端的波特率必然存在微小偏差，这导致接收端每一位的长度和发送端是不一样的，所以大量数据的无间隔传输会使得位长误差累加，最终导致接收错位。
三. uart收发模块框图与使用说明
参数：
参数名 说明 可选值
clk_freq_mhz 此模块的工作时钟频率，以mhz为单位 任意正数，默认100
baud 串口波特率，注意根据板卡uart收发芯片支持的波特率来设置 任意正数，默认115200
data_bits 串口一帧包含的数据位的位宽，一般的串口芯片只支持数据位宽5/6/7/8 5，6，7，8（默认）
parity 校验类型，无校验（默认），奇校验，偶校验，1校验，0校验 “none”（默认），odd, even, mark, space
stop_bits 停止位位宽，1/1.5/2 1（默认），1.5，2
信号：
信号分组 信号名 方向 说明
与发送fifo连接的接口 tx_cclk_fwft_fifo_8wxxd_empty input 发送fwft 8bit任意深度fifo空接口
tx_cclk_fwft_fifo_8wxxd_dout[7 : 0] input 发送fwft 8bit任意深度fifo数据输出接口
tx_cclk_fwft_fifo_8wxxd_rd_en output 发送fwft 8bit任意深度fifo读取使能接口
与接收fifo连接的接口 rx_cclk_fwft_fifo_8wxxd_full input 接收fwft 8bit任意深度fifo满接口
rx_cclk_fwft_fifo_8wxxd_din[7 : 0] output 接收fwft 8bit任意深度fifo数据输入接口
rx_cclk_fwft_fifo_8wxxd_wr_en output 接收fwft 8bit任意深度fifo写入使能接口
接收错误指示 rdata_error output 指示接收数据错误，高电平有效，
当根据接收数据计算得到的校验位与实际接收的校验位不同时，
置高一个时钟周期
物理引脚 uart_tx output uart发送线
uart_rx input uart接收线
时钟与复位 clk input 模块工作时钟，应输入频率与参数clk_freq_mhz相等的时钟
rstn input 同步复位信号，不连接也可正常工作
使用说明：
此模块需要外接一个发送fwft 8bit任意深度fifo和一个接收fwft 8bit任意深度fifo，fifo位宽固定为8，即使要发送的数据位宽为5~7，也可以直接写入fifo，如设定的uart数据位宽为5，那么将5bit数据写入8bit fifo中，发送模块也会相应的只取低5位的数据。
当要发送数据时，上层模块只需往发送fifo中写数据即可，此模块检测到发送fifo非空时，就会将fifo中数据发送出去；
此模块会将uart接收到的数据写入到接收fifo中，上层模块需要去接收fifo中读数据以拿到uart接收到的数据。
四. uart ip框图与参数设置
可将uart收发模块封装为ip。
五. 顶层模块代码
/* * @author : xu xiaokang * @email : xudakang_up@qq.com * @date : 2022-05-05 1122 * @lasteditors : xu xiaokang * @lastedittime : 2022-11-09 1124 * @filename : * @description :*//*! 模块功能: 在uart收发模块外层再封装一层fifo，包含发送fifo与接收fifo，以解决波特率误差导致接收位偏移的问题* 思路: 1.*/module uartrtusefifo#( parameter clk_freq_mhz = 100, parameter baud = 115200, // 波特率, 9600, 19200, 38400, 57600, 115200, 230400, 460800, 921600 parameter data_bits = 8, // 数据位宽度, 可选5, 6, 7, 8 parameter parity = none, // 校验 none, odd, even, mark, space parameter stop_bits = 1 // 停止位宽度可选1, 1.5, 2)( // 发送数据 fwft fifo input wire tx_cclk_fwft_fifo_8wxxd_empty, input wire [7 : 0] tx_cclk_fwft_fifo_8wxxd_dout, output wire tx_cclk_fwft_fifo_8wxxd_rd_en, // 接收数据 fwft fifo input wire rx_cclk_fwft_fifo_8wxxd_full, output wire [7 : 0] rx_cclk_fwft_fifo_8wxxd_din, output wire rx_cclk_fwft_fifo_8wxxd_wr_en, output wire rdata_error, // 接收错误 output wire uart_tx, input wire uart_rx, input wire clk, input wire rstn);//++ 实例化串口收发模块 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++wire [data_bits - 1 : 0] rdata; // 接收到的数据wire rdata_valid; // 指示接收数据有效; 高电平有效wire [data_bits - 1 : 0] tdata; // 要发送的数据wire tdata_valid; // 指示发送数据有效; 此信号上升沿有效wire uart_tx_ready; // 发送准备就绪uarttx #( .clk_freq_mhz (clk_freq_mhz ), .baud (baud ), .data_bits (data_bits ), .parity (parity ), .stop_bits (stop_bits )) uarttx_dut ( .tdata (tdata ), .tdata_valid (tdata_valid ), .uart_tx_ready (uart_tx_ready ), .uart_tx (uart_tx ), .clk (clk ), .rstn (rstn ));uartrx #( .clk_freq_mhz (clk_freq_mhz ), .baud (baud ), .data_bits (data_bits ), .parity (parity ), .stop_bits (stop_bits )) uartrx_dut ( .rdata (rdata ), .rdata_valid (rdata_valid ), .rdata_error (rdata_error ), .uart_rx (uart_rx ), .clk (clk ), .rstn (rstn ));//-- 实例化串口收发模块 ------------------------------------------------------------//++ 发送数据fifo接口连接 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++assign tdata = tx_cclk_fwft_fifo_8wxxd_dout[data_bits - 1 : 0];reg tx_cclk_fwft_fifo_8wxxd_rd_en_temp;always @(posedge clk) begin tx_cclk_fwft_fifo_8wxxd_rd_en_temp <= uart_tx_ready && tdata_valid;endassign tx_cclk_fwft_fifo_8wxxd_rd_en = ~tx_cclk_fwft_fifo_8wxxd_empty && tx_cclk_fwft_fifo_8wxxd_rd_en_temp;assign tdata_valid = ~tx_cclk_fwft_fifo_8wxxd_empty;//-- 发送数据fifo接口连接 ------------------------------------------------------------//++ 接收数据fifo接口连接 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++reg rdata_valid_r1;always @(posedge clk) begin rdata_valid_r1 <= rdata_valid;endassign rdata_valid_pedge = rdata_valid && ~rdata_valid_r1;assign rx_cclk_fwft_fifo_8wxxd_wr_en = ~rx_cclk_fwft_fifo_8wxxd_full && rdata_valid_pedge;assign rx_cclk_fwft_fifo_8wxxd_din = rdata;//-- 接收数据fifo接口连接 ------------------------------------------------------------endmodule 六. 回环测试示例
回环测试顶层模块代码：
/* * @author : xu xiaokang * @email : xuxiaokang_up@qq.com * @date : 2022-10-31 1645 * @lasteditors : xu xiaokang * @lastedittime : 2022-11-09 1146 * @filename : * @description :*//*! 模块功能: uart收发，实现环路测试，即将接收到的数据发出来* 思路: 1.*/module uartlooptop( input logic uart_rx, output logic uart_tx, input logic fpga_input_clk_p, input logic fpga_input_clk_n, input logic rstn);//++ 时钟与复位 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++logic clk;clk_wiz_0 clk_wiz_0_u0 ( .clk_in1_p (fpga_input_clk_p), .clk_in1_n (fpga_input_clk_n), .clk_out1 (clk ));//-- 时钟与复位 ------------------------------------------------------------// ++ 参数设置 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++localparam clk_freq_mhz = 100;localparam baud = 115200; // 波特率, 9600, 19200, 38400, 57600, 115200, 230400, 460800, 921600localparam data_bits = 8; // 数据位宽度, 可选5, 6, 7, 8localparam parity = odd; // 校验 none, odd, even, mark, spacelocalparam stop_bits = 2; // 停止位宽度, 可选1, 1.5, 2// -- 参数设置 ------------------------------------------------------------//++ 实例化uart模块 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++(* mark_debug *) logic rx_cclk_fwft_fifo_8wxxd_full;(* mark_debug *) logic [7 : 0] rx_cclk_fwft_fifo_8wxxd_din;(* mark_debug *) logic rx_cclk_fwft_fifo_8wxxd_wr_en;(* mark_debug *) logic rdata_error;(* mark_debug *) logic tx_cclk_fwft_fifo_8wxxd_empty;(* mark_debug *) logic [7 : 0] tx_cclk_fwft_fifo_8wxxd_dout;(* mark_debug *) logic tx_cclk_fwft_fifo_8wxxd_rd_en;uartrtusefifo #( .clk_freq_mhz (clk_freq_mhz), .baud (baud), .data_bits (data_bits), .parity (parity), .stop_bits (stop_bits)) uartrtusefifo_u0 ( .rx_cclk_fwft_fifo_8wxxd_full (rx_cclk_fwft_fifo_8wxxd_full ), .rx_cclk_fwft_fifo_8wxxd_din (rx_cclk_fwft_fifo_8wxxd_din ), .rx_cclk_fwft_fifo_8wxxd_wr_en (rx_cclk_fwft_fifo_8wxxd_wr_en), .rdata_error (rdata_error ), .tx_cclk_fwft_fifo_8wxxd_empty (tx_cclk_fwft_fifo_8wxxd_empty), .tx_cclk_fwft_fifo_8wxxd_dout (tx_cclk_fwft_fifo_8wxxd_dout ), .tx_cclk_fwft_fifo_8wxxd_rd_en (tx_cclk_fwft_fifo_8wxxd_rd_en), .uart_tx (uart_tx ), .uart_rx (uart_rx ), .clk (clk ), .rstn (rstn ));//-- 实例化uart模块 ------------------------------------------------------------//++ 实例化fwft fifo ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++cclk_fwft_fifo_8w1024d cclk_fwft_fifo_8w1024d_u0 ( .clk (clk ), // input wire clk .srst (~rstn ), // input wire srst .din (rx_cclk_fwft_fifo_8wxxd_din ), // input wire [7 : 0] din .wr_en (rx_cclk_fwft_fifo_8wxxd_wr_en), // input wire wr_en .full (rx_cclk_fwft_fifo_8wxxd_full ), // output wire full .rd_en (tx_cclk_fwft_fifo_8wxxd_rd_en), // input wire rd_en .dout (tx_cclk_fwft_fifo_8wxxd_dout ), // output wire [7 : 0] dout .empty (tx_cclk_fwft_fifo_8wxxd_empty) // output wire empty);//-- 实例化fwft fifo ------------------------------------------------------------endmodule 测试用的fpga板卡：明德扬mp5620，板上串口转usb芯片为silicon labs公司的cp2102-gm，其支持的串口协议如下图所示：
使用的串口上位机工具：正点原子xcom v2.6。
需要特别注意的是：上位机的波特率与verilog模块设置的波特率是有一定差距的，这个差距的原因可能是上位机设置的波特率不准，也可能是因为波特率设置是整数时钟分频得到的，无法精确到小数位，所以上位机和verilog模块间uart的波特率并不是严格一致的，可能是115200与115201的区别，正常情况这么小的差距数据也能被正常识别。但是xcom在一次性发送多帧时，两帧之间是没有任何间隔的，这使得在连续传输多帧后，接收数据错位。
测试界面如下：
在115200波特率，8数据位，odd校验，2停止位的条件下，回环测试通过。接着更改参数（需要usb转串口的芯片支持该组参数），进行其它条件下的试验，均无问题。
在连续发送10万个字节数据时，仍能返回正确的数据，这是因为加入了fifo，波特率误差被fifo缓冲消除了，如果不加fifo且无间隔的发送数据，则连续发送10几个数据就可能发生接收错位，使得返回数据与发送数据不一致。
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