西门子发布Tessent RTL Pro加速下一代关键可测试性设计任务
西门子数字化工业软件近日推出tessent rtl pro 创新软件解决方案，旨在帮助集成电路(ic) 设计团队简化和加速下一代设计的关键可测试性设计(dft) 任务。
随着ic 设计规模不断增大、复杂性持续增长，工程师需要在设计早期阶段发现并解决可测试性问题，西门子的 tessent 软件可以在设计流程早期阶段分析和插入大多数 dft 逻辑，执行快速综合，运行atpg（自动测试向量生成），以发现和解决异常模块并采取适当的措施，满足客户不断增长的需求。
tessent rtl pro 进一步扩展了 tessent 产品组合的设计编辑功能，可在设计流程早期自动完成测试点、封装器单元和x-bounding 逻辑的分析和插入，有助于客户缩短设计周期，改进设计的可测试性。与其他解决方案不同，tessent rtl pro 可处理复杂的verilog 和 systemverilog 结构，同时保持原始rtl 设计的风格。
半导体公司renesas 目前已采用 tessent rtl pro 来推进其“左移”(shift-left) 工作。renesas electronics corporation 共享研发eda 业务部数字设计技术部门资深eda 主任工程师tatsuya saito 表示：“使用 tessent rtl pro 进行下一代汽车半导体设计，能够帮助 renesas 延续左移策略，减少传统设计流程的迭代次数，我们现在不仅可以完成这个既定目标，同时还能保持一流的覆盖率和向量数量，为后端和验证团队提供包含 tessent ip（包括 rtl 中的 versapoint 测试点）的相同完整设计视图，这对 renesas 提升竞争力而言至关重要。”
新解决方案与西门子 tessent dft 工具配合使用能够实现先进功能，tessent rtl pro 能够分析rtl 复杂性及其对测试点插入的适应性，从而评估是否能够高效地编辑用户的rtl 结构，这是在整个设计过程中添加测试点时的一个关键因素，能够帮助用户缩短设计周期，加快产品上市速度。
在综合之前添加dft 逻辑时，tessent rtl pro 的“左移”功能有助于增强第三方工具优化面积和时序的能力，在门级电路中只需执行扫描链插入。设计插入在rtl 开发阶段进行，利用rtl 输出，实现与第三方综合和验证软件的无缝集成。此外，rtl pro 生成的设计文件可与任何下游的综合或验证流程配合使用，而无需封闭流程。
西门子数字化工业软件 tessent 部门副总裁兼总经理 ankur gupta 表示：“tessent rtl pro 继续履行西门子的使命，为芯片设计人员和dft 工程师提供业界领先的解决方案，用于其设计流程。由于能够在设计的rtl 阶段中分析和插入封装器单元、x-bounding逻辑和versapoint 测试点，客户现在可以显著提高其设计的可测试性，从而进一步推进其左移计划。”
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在综合之前添加dft 逻辑时，tessent rtl pro 的“左移”功能有助于增强第三方工具优化面积和时序的能力，在门级电路中只需执行扫描链插入。设计插入在rtl 开发阶段进行，利用rtl 输出，实现与第三方综合和验证软件的无缝集成。此外，rtl pro 生成的设计文件可与任何下游的综合或验证流程配合使用，而无需封闭流程。
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