循环格雷码VHDL源程序
我们知道格雷码计数的特点就是相邻的码字只有一个比特不同，那么我们在设计格雷码计数时找到这个比特取反就是了。找到这个比特的思路: 先将格雷码换算成二进制码，此二进制码中从lsb到msb第一个为''0''的比特对应的格雷码位置即为所需位置，如果全''1''则msb的位置为所需位置。
下面以循环格雷码为例，给出一个vhdl程序。
library ieee;
use ieee.std_logic_1164.all;
entity demo is port(
clock :in std_logic;
q ： out std_logic_vector(3 downto 0)); --vector的长度随用户而定，这里只是一个示例。
end demo;
architecture myfavor of demo is
function nxg(argv :std_logic_vector) return std_logic_vector is --此函数完成输入一个格雷码返回下一个数的格雷码
alias gv :std_logic_vector(1 to argv''length) is argv;
variable bv,gc :std_logic_vector(1 to argv''length);
begin
bv(1) := gv(1);
for i in 2 to argv''length loop
bv(i) := gv(i) xor bv(i - 1);
end loop;
gc := gv;
for i in argv''length downto 1 loop
if bv(i) = ''0'' or i = 1 then
gc(i) := not gc(i);
exit;
end if;
end loop;
return gc;
end nxg;
signal gc :std_logic_vector(3 downto 0);
begin
process(clock) begin
if rising_edge(clock) then
gc <= nxg(gc);
end if;
end process;
q <= gc;
end myfavor;
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bv(i) := gv(i) xor bv(i - 1);
end loop;
gc := gv;
for i in argv''length downto 1 loop
if bv(i) = ''0'' or i = 1 then
gc(i) := not gc(i);
exit;
end if;
end loop;
return gc;
end nxg;
signal gc :std_logic_vector(3 downto 0);
begin
process(clock) begin
if rising_edge(clock) then
gc <= nxg(gc);
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