isp模块中的同样功能,两份代码,仿真功能都是ok的,区别是多打了一拍。pclk时钟30mhz,且两个hsync脉冲之间的blanking是满足line_buf中数据移位输出的,如果不满足呢,那就必须多锁存一拍。
此处,在blanking时间必足够的情况下,经验丰富的老鸟可以敏锐发现问题,右下代码重复锁存,可能有提高timing的效果但并不明显,同时也浪费了19200个寄存器,存在面积浪费,那么实战一下,来对比下ppa的区别,结果一定让你“惊喜”。
优化前能跑25ns周期,即频点最大可到40mhz,
优化后能跑20ns周期,即频点最大可到50mhz,performance性能提高25%。
pr结果:
rtl优化前如下:density:59.67%,gates=427032 cells=65286 area=3214018.7 um^2
rtl优化后如下:density:36.29%,gates=259699 cells=48340 area=1954598.6 um^2
pr结论:gate从427032门降低到了259699门,节省了40%面积。在布线面积足够、timing都满足情况下,本次rtl优化节省了30%功耗、40%面积。
rtl设计优化永远止境,icer要反复思考,追求ppa极致。
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