分数输出分频器PLL对信息娱乐和仪表板应用的价值
信息娱乐和仪表板系统通常需要多个时钟：处理器时钟、pci express 时钟、usb 时钟等——每个时钟都有特定的频率。在信息娱乐和仪表板应用所需的所有时钟中，lcd 面板点时钟可能是最难实现的。目标点时钟频率由 lcd 面板的构造参数决定，例如分辨率、刷新率、活动/非活动像素比等。尽管存在标准的点时钟频率（例如 27 mhz 或 148.5 mhz），但某些 lcd 面板需要非标准频率。我们以两个随机值为例，30.123 mhz 和 40.456 mhz。
传统上，晶体振荡器 (xo) 用于生成系统内的每个时钟。但某些频率（例如我们的 30.123 mhz 和 40.456 mhz 示例）可能难以采购或价格昂贵。
当今的设计可以依靠集成的可编程时钟发生器（例如汽车级versaclock® 6e 5p49v60）来解决这个问题。5p49v60 最多可生成 5 个不同的频率，最高可达 350 mhz。由于采用小数输出分频器 (fod) pll 技术，该器件适用于生成我们示例中的 30.123 mhz 和 40.456 mhz。
让我们退后一步，更详细地探索 pll（锁相环）技术。pll 由相位比较器、低通滤波器、压控振荡器 (vco) 以及反馈分频器 m 和（在 versaclock 6e 的情况下）四个输出分频器 n1、n2、n3 和 n4 组成。pll 调整 vco 频率，使相位比较器的两个输入“看到”相同的频率。如果来自晶体的信号，例如，25 mhz，连接到相位比较器的一个输入端，而 vco 的输出，除以因子 m=100，连接到相位比较器的另一个输入端，则pll 将根据 fvco = 2500 mhz 的 vco 频率自行调整。适用于 versaclock 6e 的 vco 频率范围为 2500 mhz 至 2700 mhz。
锁相环架构
传统 pll 的分频器只能具有整数值。可以通过以下方式生成我们的示例频率 30.123 和 40.456 mhz：（请注意，确实存在其他可能性）
正如我们所看到的，生成具有足够低误差的输出频率可能很困难。此外，我们只考虑了整数输出除法器的局限性。如果我们想根据可用的晶体频率调整 vco 频率，则反馈分频器 m 存在类似的限制。
幸运的是，分数输出分压器技术近年来已经发展到可以实现“任意”n1、n2、n3、n4 和 m 比率（在指定设计范围内）。通过将 n1 和 n2 设置为：
这假设 vco 频率为 2500 mhz。在这种特殊情况下，5p49v60 在 f1 上的误差为 0 ppm，在 f2 上的误差为 0.5 ppb。（0.5 ppb 远低于晶体谐振器的容差！）有时，vco 频率可能会影响部件的性能。使用 idt 的timing commander 软件可以找到 versaclock 6e 的最佳配置。idt 的现场应用工程师和应用工程师团队帮助微调设备的配置以获得最佳性能。
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这假设 vco 频率为 2500 mhz。在这种特殊情况下，5p49v60 在 f1 上的误差为 0 ppm，在 f2 上的误差为 0.5 ppb。（0.5 ppb 远低于晶体谐振器的容差！）有时，vco 频率可能会影响部件的性能。使用 idt 的timing commander 软件可以找到 versaclock 6e 的最佳配置。idt 的现场应用工程师和应用工程师团队帮助微调设备的配置以获得最佳性能。
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