ModelSim和QuestaSim功能简介及应用
modelsim和questasim功能简介及应用
modelsim是工业界最优秀的语言仿真器，它提供最友好的调试环境，是作fpga、asic设计的rtl级和门级电路仿真的首选。它支持pc和unix、linux平台，是单一内核支持vhdl和verilog混合仿真的仿真器。它采用直接优化的编译技术、tcl/tk技术、和单一内核仿真，编译仿真速度业界最快，编译的代码与平台无关，便于保护ip核，具有个性化的图形界面和用户接口，为用户加快调试提供强有力的手段。全面支持vhdl和verilog语言的ieee 标准，以及ieee vital 1076.4－95 标准，支持c语言功能调用, c的模型，基于swift的smartmodel逻辑模型和硬件模型。
modelsim支持rtl仿真，门级仿真，时序仿真：
主要特点：
*采用直接编译结构，编译仿真速度最快；
*单一内核无缝地进行vhdl和verilog混合仿真；
*与机器和版本无关，便于数据移植和库维护；
*与机器无关的编译代码编于保护和利用ip；
*简单易用和丰富的图形用户界面，快速全面调试；
*tcl/tk用户可定制仿真器；
*完全支持vhdl/verilog国际标准,完全支持verilog 2001；
*支持众多的asic和fpga厂家库；
*集成的performance analyzer帮助分析性能瓶颈，加速仿真；
*灵活的执行模式，debug模式可以进行高效的调试，效率模式大幅度提高仿真速度。
*加强的代码覆盖率功能code coverage，能报告出statement 、branch、condition、
* expression、toggle、fsm等多种覆盖率情况，进一步提高了测试的完整性；
*同一波形窗口可以显示多组波形，并且能进行多种模式的波形比较（wave compare）；
*先进的signal spy功能，可以方便地访问vhdl 或者 vhdl 和verilog 混合设计中的下层模块的信号，便于设计调试；
*支持加密ip;
*集成的 c调试器，支持 用c 语言完成测试平台和模块；支持64位的os;
modelsim用户界面：
modelsim设计流程：
modelsim coverage验证：
modelsim dataflow窗口：
questasim是第一个基于标准的单核验证引擎，集成了一个hdl模拟器，一个约束求解器，一个判断引擎，功能覆盖，以及一个通用的用户界面。
主要特点：
*内建单内核仿真器支持systemverilog、verilog、vhdl、psl以及systemc。
*内建约束解释器支持constrained-random激励生成，以实现testbench-automation；
*支持基于psl，systemverilog语言断言的功能验证，支持业界最著名的0-in checkware 断言库功能验证
*集成化支持功能覆盖率检查与分析
*高性能的rtl和gate-level仿真速度
*支持用systemverilog和systemc实现高层次testbench设计与调试
*高性能集成化的混合语言调试环境加速对混合验证语言；（systemverilog，systemc，psl，vhdl，verilog）的交叉调试与分析
*基于标准的解决方案能支持所有的流程，便于保护验证上的投资
*提供最高性价比的功能验证解决方案
questa afv提供真正的混合语言验证
questa afv是以混合语言流程 (mixed language flow) 为目标的单核心验证解决方案，
它同时支持systemverilog、vhdl、psl和systemc，使设计人员能够选择最合适的语言。
除此之外，与systemverilog验证能力的紧密连结，并将其用于受限随机
（constrainedrandom)测试平台的产生以及功能覆盖率的验证也对vhdl使用者大有好处。
questasim用户界面与modelsim类似，命令也完全兼容。
questasim coverage检查：
questasim dpi use flow：
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*先进的signal spy功能，可以方便地访问vhdl 或者 vhdl 和verilog 混合设计中的下层模块的信号，便于设计调试；
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