了解DDR5相对DDR4的优势与可能的影响
2020 年7 月14 日，半导体标准化组织jedec（jointelectron device engineering council）发布了jesd79-5 ddr5 sdram 标准，带来许多关键性性能强化。随英特尔近期正式发布第12 代core 处理器（代号alder lake），意味2021 年是ddr5 存储器启航元年。下载链接：《内存技术：内存测试和测量挑战》
此文尽量设法排除高深莫测的dram相关技术名词，让各位迅速了解ddr5相对ddr4的优势与可能的影响，最后再同场加映英特尔atom x6000系列引进的「in-band ecc」技术，让大家瞧瞧英特尔如何在没有ecc模组下提供类似纠错功能。
「理所当然」的提升数据传输率
初期ddr5可提供超过ddr4 50%数据传输率，最终预期可达2.6倍8.4gbps。回顾jedec sdram历代演进，提升幅度还算惊人，但到头来也只是充分反应相隔八年累积的制程技术成长。
至于「一定会膨胀」的容量看似没什么好提，但后面会提到ddr5强化数据可靠性的手段。
更低电压与崭新电源架构
持续降低工作电压也是历代jedec sdram的传统，从20年前ddr2.5v一路调降到ddr5 1.1v，让存储器运作「理论上」更节能省电。
但当ddr5基础工作电压降到1.1v时，意味更小信号容限，所以过去由主机板负责的电源管理功能，就转移到存储器模组本身，因此ddr5会多一颗pmic，直接控制存储器电源，提供更佳信号辨识能力。
不过多了这颗pmic也就抬高了成本，都将转嫁给制造商成本和消费者帐单，以及更高的缺料风险。
两倍的bank群组、通道架构与突发存取长度
bank意指dram颗粒可单独运作的储存单元。ddr5采用八个bank群组而成的32bank，是ddr4两倍。dram因储存原理是需定时刷新（refresh）数据的电容，ddr4与前代刷新时无法执行其他操作，但ddr5可透过same bank refresh （refsb）命令，允许系统刷新某些bank时，可存取其他bank的数据。
换言之，ddr5存取可用性起码是ddr4两倍。
ddr5另一个规格面重大变化（也许是最重要者），在于将双通道实作于单模组。过去ddr都是72位元（64位元数据＋8位元ecc），但ddr5变成两组40位元（32位元数据＋8位元ecc）。两个较小独立通道可提高存储器存取效率，特别是缩短存取延迟。分而治之的结构，也可便于提高信号完整性。
看起来似乎好棒？但对服务器会用到的ecc模组就不是这样了，因拆成两边都需要完整ecc，会增加额外颗粒数量，例如原本18个颗粒的ecc模组就可能变成20颗，意味更高成本。
再来就是跟以上双通道结构息息相关的突发存取长度（burst length）了，这数字决定单一读写指令可存取的数据量。ddr5的bl从ddr4八倍增到16，这对时下的主流处理器是个「魔术数字」。为何？ddr5的双通道结构让单次数据存取宽度变成32位元（4 byte），bl16就代表「可一次填充处理器的64 byte快取存储器区块」。
换句话说，一条ddr5模组可同时满足两个64 byte快取区块的需求，是ddr4两倍。
更高的存储器有效带宽比例
一般来说，jedecsdram的存储器有效带宽比例，多半是约定俗成的80%（理论和实际毕竟有差距），但ddr5结合这么多架构改进，按某些存储器模组厂商估算，这次有机会达85%~90%，很接近rambus水准（号称90%以上）。搞了这么多年，jedec sdram「总算」看到rambus的车尾灯，值得大书特书一下。
笔者不得不先谈谈rambus这个英特尔芯片组发展史的黑历史了。rambus发展出一系列所谓「protocol-based dram」将传统总线的定址、控制与数据，都包在类似网络封包的packet内，然后dram内部整合大多数控制单元功能，每颗dram如同一个网络装置，连接一条超高速序列（serial）总线。也因此，rambus dram不能有空存储器模组，未使用存储器模组须安装「假的」crimm（continuity rimm）当终端。
protocol-based dram可用更少数据线就达成更高存储器频宽，也会有更高存储器有效带宽。rambus的缺点也很明显，更长存取延迟、高昂制造成本、更高发热量，以及rambus恶名昭彰的授权费。与pc133 sdram相比，同容量rambus价格多达2~3倍。日后fb-dimm（fully-buffered dimm）也继承类似rambus的精神，终究难逃相同的命运。
更高的数据可靠度
以电容为储存原理的dram，颗粒容量及储存密度成长，背后藏着诸多潜在风险，如像构成地球低强度背景辐射的带电粒子，引起位元翻转的存储器软错误（soft error)，这也成为潜在安全攻击目标。这也是为何高效能非挥发性存储器一直视为迟早取代dram的主因之一（虽然迟迟没有发生）。
为了强化稳定性，ddr5支持晶粒内建纠错（on-dieecc）机制，每128位元数据就附带8位元纠错码。不过笔者并不认为这能取代标准ecc模组，只能说确保容量更大的ddr5颗粒可维持和过去同等级的数据可靠度。
这会增加多少潜在颗粒成本，只有原厂自己心知肚明。总之谈钱伤感情，就干脆不谈了。
同场加映：英特尔atom x6000系列的in-band ecc
既然全文提到这么多次ecc，笔者就同场加映谈谈英特尔新一代atom x6000处理器（代号elkhart lake）导入的in-band ecc（或称in-line ecc）技术，不需要ecc存储器模组也能达到相似数据可靠度。
针对工业自动化的相关应用，英特尔atom x6000系列补强不少新功能，如工业级时间敏感网络（timesensitive networking，tsn）和时间协调运算（time coordinated computing，tcc），安全性和管理性也丝毫不含糊。基本上，论针对特定生态系统的解决方案完整度，也是现阶段amd依旧不及英特尔的先天弱点。
说穿了，in-bandecc藉由dram内分割一块特定区域，存放存储器数据的ecc码。以atom x6000为例，每64 byte数据分配到2 byte ecc，存储器容量预留1/32放置后者。处理器存储器控制也势必多出相关后继处理步骤。
但天底下没有免费的午餐，in-band ecc固然达成「低成本的高可靠度」，但前提是牺牲存储器的读写性能。照英特尔官方说法，启动in-band ecc后，存储器读取效能剧降至原本一半，存储器写入更下探到三分之一。话说回来，这对工业物联网应用，或许的确是值得的代价。
最后，终于是升级存储器的好时机了吗？
秉持勤俭持家的原则，笔者死守ddr3多年，连现在用的主机板都刻意选支持ddr3的华硕z170m-3 d3，死撑活撑，直到最近微软windows 11判了确定无法升级的死刑。看在迟早得面对现实升级整台桌机的份上，看到ddr5明显演化，说不想直奔ddr5绝对是骗人的。
但时下世界正处于史上前所未见的「万物缺料」，什么都涨，ddr5价格何时才能降到可负担的水准，笔者实在毫无乐观的理由，只能继续看硬件测试网站的效能测试数据过过干瘾了。
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此文尽量设法排除高深莫测的dram相关技术名词，让各位迅速了解ddr5相对ddr4的优势与可能的影响，最后再同场加映英特尔atom x6000系列引进的「in-band ecc」技术，让大家瞧瞧英特尔如何在没有ecc模组下提供类似纠错功能。
「理所当然」的提升数据传输率
初期ddr5可提供超过ddr4 50%数据传输率，最终预期可达2.6倍8.4gbps。回顾jedec sdram历代演进，提升幅度还算惊人，但到头来也只是充分反应相隔八年累积的制程技术成长。
至于「一定会膨胀」的容量看似没什么好提，但后面会提到ddr5强化数据可靠性的手段。
更低电压与崭新电源架构
持续降低工作电压也是历代jedec sdram的传统，从20年前ddr2.5v一路调降到ddr5 1.1v，让存储器运作「理论上」更节能省电。
但当ddr5基础工作电压降到1.1v时，意味更小信号容限，所以过去由主机板负责的电源管理功能，就转移到存储器模组本身，因此ddr5会多一颗pmic，直接控制存储器电源，提供更佳信号辨识能力。
不过多了这颗pmic也就抬高了成本，都将转嫁给制造商成本和消费者帐单，以及更高的缺料风险。
两倍的bank群组、通道架构与突发存取长度
bank意指dram颗粒可单独运作的储存单元。ddr5采用八个bank群组而成的32bank，是ddr4两倍。dram因储存原理是需定时刷新（refresh）数据的电容，ddr4与前代刷新时无法执行其他操作，但ddr5可透过same bank refresh （refsb）命令，允许系统刷新某些bank时，可存取其他bank的数据。
换言之，ddr5存取可用性起码是ddr4两倍。
ddr5另一个规格面重大变化（也许是最重要者），在于将双通道实作于单模组。过去ddr都是72位元（64位元数据＋8位元ecc），但ddr5变成两组40位元（32位元数据＋8位元ecc）。两个较小独立通道可提高存储器存取效率，特别是缩短存取延迟。分而治之的结构，也可便于提高信号完整性。
看起来似乎好棒？但对服务器会用到的ecc模组就不是这样了，因拆成两边都需要完整ecc，会增加额外颗粒数量，例如原本18个颗粒的ecc模组就可能变成20颗，意味更高成本。
再来就是跟以上双通道结构息息相关的突发存取长度（burst length）了，这数字决定单一读写指令可存取的数据量。ddr5的bl从ddr4八倍增到16，这对时下的主流处理器是个「魔术数字」。为何？ddr5的双通道结构让单次数据存取宽度变成32位元（4 byte），bl16就代表「可一次填充处理器的64 byte快取存储器区块」。
换句话说，一条ddr5模组可同时满足两个64 byte快取区块的需求，是ddr4两倍。
更高的存储器有效带宽比例
一般来说，jedecsdram的存储器有效带宽比例，多半是约定俗成的80%（理论和实际毕竟有差距），但ddr5结合这么多架构改进，按某些存储器模组厂商估算，这次有机会达85%~90%，很接近rambus水准（号称90%以上）。搞了这么多年，jedec sdram「总算」看到rambus的车尾灯，值得大书特书一下。
笔者不得不先谈谈rambus这个英特尔芯片组发展史的黑历史了。rambus发展出一系列所谓「protocol-based dram」将传统总线的定址、控制与数据，都包在类似网络封包的packet内，然后dram内部整合大多数控制单元功能，每颗dram如同一个网络装置，连接一条超高速序列（serial）总线。也因此，rambus dram不能有空存储器模组，未使用存储器模组须安装「假的」crimm（continuity rimm）当终端。
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为了强化稳定性，ddr5支持晶粒内建纠错（on-dieecc）机制，每128位元数据就附带8位元纠错码。不过笔者并不认为这能取代标准ecc模组，只能说确保容量更大的ddr5颗粒可维持和过去同等级的数据可靠度。
这会增加多少潜在颗粒成本，只有原厂自己心知肚明。总之谈钱伤感情，就干脆不谈了。
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最后，终于是升级存储器的好时机了吗？
秉持勤俭持家的原则，笔者死守ddr3多年，连现在用的主机板都刻意选支持ddr3的华硕z170m-3 d3，死撑活撑，直到最近微软windows 11判了确定无法升级的死刑。看在迟早得面对现实升级整台桌机的份上，看到ddr5明显演化，说不想直奔ddr5绝对是骗人的。
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