聊聊SPD如何降低带内噪声及其工作原理
对于pll小白而言，往往从vco开始，因为惯性认为vco的噪声最难优化，有时为了简化（偷懒）会忽略divider、refclk、甚至pfd+cp上的噪声，但对于时钟要求很高的场合会抠每个模块的噪声，这种做法并不可取。
之前跟大家分享的pll噪声优化技术中提到的xilinx54fsrms jitter带内噪声是通过16nm finfet工艺和功耗（45mw）以及超低参考时钟jitter（-145dbc/hz@ 1mhz）换来的，拼的是工艺而且对参考时钟抖动要求非常高，xilinx用在自家成熟的fpga产品中，侧重的是性能并不care功耗甚至成本。
samsung用在自家5g蜂窝移动通信中的pll^[1]^，采用28nmbulk工艺jitter做到了75fsrms，采用samplingphase detector（spd）技术实现带内噪声的优化。xilinx在文献[2]中也采用了这种技术，spd开启后带内噪声最大优化了13.4db。
本期跟大家聊聊spd如何降低带内噪声及其工作原理，希望对大家有所启发。
1. 为什么要引入spd
pll噪声可分为带内和带外两部分，带外噪声由vco占主导，带内噪声由refclk、divider、pfd+cp占主导。传统电荷泵pll中带内噪声主要由pfd+cp贡献，由于分频器的作用，噪声会被放大n^2^倍到输出且pfd鉴相死区的存在使pfd+cp本身噪声贡献也会比较大。所以在通常情况下，传统电荷泵pll带内噪声一般很难优化。在超高频rfidpll中将环路带宽做的很小，来抑制带内噪声，但这会增加锁定时间且vco噪声无法被充分抑制，芯片面积也会增加。
spd即采样鉴相器，也有sspd（sub-samplingphase detector）即亚采样鉴相器两者都是基于采样原理，区别在于sspd是用refclk直接采样vco输出（低采高，所以称为亚采样），spd是用refclk采样vco经n分频后的fbclk。
参考文献[3-5]给出的亚采样锁相环（sspll）结构如图1所示，可以在带宽较大时实现低带内噪声。sspll由采样环和锁频环（fll）构成，在环路锁定时，仅有采样环工作，由于分频器不参与环路工作，sspd和cp噪声不会被放大n^2^倍且鉴相器分辨率也很高。
fig1. sspll结构框图
2. spd****原理
图2给出了spd结构及时序图，vco输出频率被ref采样，采样后的输出电压为vsam。假设vco输出信号直流电平为v dc ，vco输出信号与ref信号对齐且二者频率刚好是整数倍，采样电压vsam恰好等于v dc ，相位锁定；vco信号与ref有相位偏差时，vsam就会偏离v dc 。
fig2. spd结构及时序图
3. spd和scp
**3.1 **亚采样结构
图3给出了亚采样pd和cp结构，其中sspd用于采样保持ckp和ckn在refclkp上升沿时刻的dc值，pulser产生一个小脉宽用于控制sscp开启时间，sscp将采样得到的电压差转换成电流灌入后级的滤波器。pulser中添加反相器对（图中红色方框），可以减小反相器与传输门之间的延时失配，从而得到匹配性更好的单端到差分的转换。
fig3. 亚采样pd和cp结构
文献[4]给出了sspd和sscp的级联增益：
a ss =2g m *a vco *t pul /tref
其中gm为sscp输入管的跨导，avco为vco输出摆幅，tpul为pul脉宽，tref为ref周期。
isscp输出端加10pf负载时控制电压（vctrl）波形如图4所示，其中td为refclkp和ckp的相差，可见亚采样pd和cp可分辨出20fs（-500f~500f，扫描50个点）甚至更低的相差。
fig4. 亚采样pd和cp仿真结果
3.2 xilinx spd****结构
xilinx spd结构如图5所示 ^[2]^ ，与之前结构的区别是该结构ref时钟采样的是vco n分频后的div。
fig5. xilinxspd结构
pll测试结果如图6所示，可见spd开启后带内噪声优化了13.4db，rms jitter优化了230fs。
fig6. xilinxspd结构rms jitter测试结果 @ 18ghz
3.3 samsung spd****结构
samsung spd结构如图5所示 ^[1]^ ，采用vco n分频后的clkfb采样refclk插值后的时钟。
fig7. samsungspd结构
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samsung用在自家5g蜂窝移动通信中的pll^[1]^，采用28nmbulk工艺jitter做到了75fsrms，采用samplingphase detector（spd）技术实现带内噪声的优化。xilinx在文献[2]中也采用了这种技术，spd开启后带内噪声最大优化了13.4db。
本期跟大家聊聊spd如何降低带内噪声及其工作原理，希望对大家有所启发。
1. 为什么要引入spd
pll噪声可分为带内和带外两部分，带外噪声由vco占主导，带内噪声由refclk、divider、pfd+cp占主导。传统电荷泵pll中带内噪声主要由pfd+cp贡献，由于分频器的作用，噪声会被放大n^2^倍到输出且pfd鉴相死区的存在使pfd+cp本身噪声贡献也会比较大。所以在通常情况下，传统电荷泵pll带内噪声一般很难优化。在超高频rfidpll中将环路带宽做的很小，来抑制带内噪声，但这会增加锁定时间且vco噪声无法被充分抑制，芯片面积也会增加。
spd即采样鉴相器，也有sspd（sub-samplingphase detector）即亚采样鉴相器两者都是基于采样原理，区别在于sspd是用refclk直接采样vco输出（低采高，所以称为亚采样），spd是用refclk采样vco经n分频后的fbclk。
参考文献[3-5]给出的亚采样锁相环（sspll）结构如图1所示，可以在带宽较大时实现低带内噪声。sspll由采样环和锁频环（fll）构成，在环路锁定时，仅有采样环工作，由于分频器不参与环路工作，sspd和cp噪声不会被放大n^2^倍且鉴相器分辨率也很高。
fig1. sspll结构框图
2. spd****原理
图2给出了spd结构及时序图，vco输出频率被ref采样，采样后的输出电压为vsam。假设vco输出信号直流电平为v dc ，vco输出信号与ref信号对齐且二者频率刚好是整数倍，采样电压vsam恰好等于v dc ，相位锁定；vco信号与ref有相位偏差时，vsam就会偏离v dc 。
fig2. spd结构及时序图
3. spd和scp
**3.1 **亚采样结构
图3给出了亚采样pd和cp结构，其中sspd用于采样保持ckp和ckn在refclkp上升沿时刻的dc值，pulser产生一个小脉宽用于控制sscp开启时间，sscp将采样得到的电压差转换成电流灌入后级的滤波器。pulser中添加反相器对（图中红色方框），可以减小反相器与传输门之间的延时失配，从而得到匹配性更好的单端到差分的转换。
fig3. 亚采样pd和cp结构
文献[4]给出了sspd和sscp的级联增益：
a ss =2g m *a vco *t pul /tref
其中gm为sscp输入管的跨导，avco为vco输出摆幅，tpul为pul脉宽，tref为ref周期。
isscp输出端加10pf负载时控制电压（vctrl）波形如图4所示，其中td为refclkp和ckp的相差，可见亚采样pd和cp可分辨出20fs（-500f~500f，扫描50个点）甚至更低的相差。
fig4. 亚采样pd和cp仿真结果
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fig5. xilinxspd结构
pll测试结果如图6所示，可见spd开启后带内噪声优化了13.4db，rms jitter优化了230fs。
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