最近陆续有客户在评估易灵思的ti180。ti180的mipi 2.5g是硬核。今天做一个简单的移植来试验下mipi dsi 驱屏。
mipi 2.5g dphy简介
ti180有4组mipi 2.5g dphy,每组是4组数据和一个时钟。
支持mipi dphy 1.2版本协议
支持ulps.
支持连续与非连续时钟模式。
支持反向传输。
mipi tx 参考时钟来源?
mipi tx的参考有gpio,pll输出和core三个来源。
(1)如果是gpio 输入,请参考pinout设计文件里有一栏hard block pll refclk.就是指如果硬件如果参考时钟从外部供给时指定的管脚。这是在硬件设计时需要注意的,需要提前规划好时钟的来源。
(2)如果把时钟参考设置为pll又应该怎么使用,明显ip核上并没有给出任何设置pll参考源的选项。pll的参考只能是固定的。当我们选择pll的时候,下图的resource会指定需要用那个pll,如下图的pll_tl1,这时我们就必须要使用pll_tl1,但是选择的是pll_tl1的输出的那个时钟呢?在下图的instance后面还是空白的。
于是我们新建一个pll_tl1,并把所有的输出时钟都打开。
当我们再次查看dphy的参考时,发现instance已经不再为空,因为是指定了pll_inst__clkout3.说明用的是pll_tl1的clk_out3,所以在设计时也要注意对该时钟的规划。
(3)如果时钟选择core呢?这时时钟可以手动输入想选择的时钟,无论是从gclk输入的还是pll输出的。
另外需要提醒要注意时钟频率的选择哦。
如果要修改速率dphy部分应该做什么呢?
(1)修改phy bandwidth参数。
(2)在timing中也可以确认
(2)修改clk_byte_hs ,该时钟要求为phy_clk_byte_hs的两倍。
时钟方案
该demo中mipi dsi tx的ip部分时钟主要如下,
(1)在dphy中会生成一个phy_clk_byte_hs给dsi tx ip。
(2)同时还会通过pll输出一个clk_byte_hs 给dsi tx ip,该时钟要求是phy_clk_hs的两倍,demo上这两个时钟并不同源。
(3)另外pll还提供了mipi tx ip需要的pixel_clk和axi_clk。
复位处理:
(1)dsi tx ip是有initial时间的,所以要等待initial时间过后再配置寄存器才能发送出去。
(2)video输出复位要在寄存器配置完成之后才能释放。
寄存器配置:
ti180的寄存器配置与ti60一样,易灵思提供了一个dsi porch cal.xlsx表,输入想要配置的timing生成ip核的配置参数;
另外,屏的配置要根据屏厂提供的相关资料来使用,这是因为寄存器的命令会有很大差异。具体怎么使用晚些时间再更新。
移植说明:
该demo是mipi dphy 4lane 1g输出。内部产生了一个彩条。
(1)mipi屏速率是1gbps 4 lane.
(2)分辨率是1920x1080
(3) demo来自易灵思提供的dsi tx demo。
(4)目前demo板没有预留mipi的gpio参考,为了方便就直接通过core时钟来驱动(pll输入还是要指定位置的),实际这个时钟也是从pll输出的。
(5)屏使用的是易灵demo板中提供的手机屏。
(3)目前mipi dsi tx ip里面有两个参数,clk_byte_hs和phy_clk_byte_hs,而且文档明确说明clk_byte_hs是phy_clk_byte_hs的2倍。如果在dphy中把数据总线位宽修改成16位,还必须是2倍关系吗?
.clk_byte_hs (dphy_byte_clk ), .clk_pixel (i_sysclk), .phy_clk_byte_hs (mipi_dphy_tx_pclk),
注意:
(1)如果使用易灵思原厂提供的demo板评估,要连接r171,这个是lcd屏的复位信号 。
(2)屏的参数与ip的参数目前共用。
更新说明
-v2:
(1)增加了屏复位和寄存器配置说明。
(2)使用聚吉鑫科技的1080p60的lcd屏
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