Xilinx SelectIO IP的GUI参数详解及应用设计
引言
雷达信号处理离不开高速adc/dac的使用，而高速adc/dac的信号处理对时序的要求非常苛刻。xilinx selectio ip的出现满足了大多数芯片对于时序的处理需求，开发者可以高效的完成adc/dac驱动设计。
本文主要针对xilinx selectio ip的gui（图形用户界面），对每个参数进行详细解释，理解其中的内涵，快速完成驱动设计。下文详细讲述各个参数含义，内容上有些枯燥，后续进行fpga设计实战，理论与实际相结合。
介绍
xilinx selecti ip是一个vhdl/veilog封装文件，根据用户配置生成实例化的i/o逻辑，满足了输入serdes、输出serdes和延迟模块的应用要求。另外，它也可以例化生成所需的i/o时钟原语，将它连接到i/o引脚。
特色
支持输入、输出或双向总线，数据总线宽达16位，满足绝大多数器件的设计要求；
创建驱动i/o所需的时钟电路逻辑，分为内部时钟或外部时钟电路逻辑；
可选数据或时钟延迟插入，对数据信号进行同步或数据信号与时钟信号之间进行同步；
支持单、双数据速率，实现信号与数据的相互转换；
支持多种数据总线标准：芯片对芯片、相机接收器、相机发射器、数字视觉接口(dvi)接收接口、发送接口和串行千兆媒体独立接口(sgmii)；
产品说明书
selectio接口提供了源代码hdl，包括输入、输出或双向总线i/o电路，缓冲区，任何所需的延迟元件，iserdes和oserdes、寄存器和i/o时钟驱动的实现。电路设计包含两个主要组件：时钟缓冲和处理，以及数据路径。
selectio内部框图
时钟缓冲和处理
selectio向导支持对时钟i/o逻辑使用bufg或bufio2。一个带有bufio2原语的输入数据如下图所示。可以为输入时钟添加插入延迟。
i/o网络时钟连接
数据路径
selectio向导帮助在i/o中实例化和配置组件互连。你可以选择:
使用或绕过延迟功能。
通过使用输入serdes或输出serdes来使用串并转换/并串转换功能。
支持双数据速率（ddr）数据。
为单速率数据使用i/o寄存器。
数据流细节
标准
该接口支持下列i/o标准。
单端信号: hstl_i, hstl_ii, hstl_iii, hstl_i_18, hstl_ii_18, hstl_iii_18, hstl_i_12, lvcmos33, lvcmos25, lvcmos18, lvcmos15, lvcmos12, sstl15sstl18_i, sstl18_ii
差分信号: diff hstl i, diff hstl i 18, diff hstl ii, diff hstl ii 18, diffsstl15, diff sstl18 i, diff sstl18 ii, lvds25, tmds_33, mini_lvds_25, ppds_25，blvds_25、lvds rsds_25
selectio单端输入输出电平
selectio差分输入输出电平
更多关于select io逻辑资源的详细介绍（比如logic、delay、delayctrl、serdes等），请阅读ug471_7series_selectio.pdf
设计流程
本章描述了定制和生成核、约束核和的仿真、合成和实现步骤。
data bus setup
data bus setup界面
interface template
选择向导支持sgmii, dvi接收器，dvi发射器，camera link接收器数据总线格式，摄像头连接发射器和芯片对芯片接口。selectio接口向导仅为上面提到的所有接口配置数据引脚。一般选择custom或者chip to chip来完成高速adc、dac芯片或者ad/da芯片的时序设计。
data bus direction
总线的方向可以选择。选择向导支持输入，输出，双向和单独的i/o总线。单独的输入和输出选项创建独立的输入和输出引脚。开发者根据所用芯片的引脚实际方向进行选择。
data rate
如果数据在上升沿触发时，请选择sdr。如果上升沿与下降沿都触发，选择ddr。数据速率的选择影响序列化因子限制。
serialization factor
如果选择了序列化因子，将实例化iserdese2（串并转换器）和/或oserdese2（并串转换器）。所有数据由时间片，然后从右到左连接。例如，假设输出数据总线是8位宽的，序列化因子为4。如果数据在引脚上显示为:00，01、02、03时，呈现给设备的数据将为03020100。如果选择了10或14的序列化因子，那么每个i/o将实例化两个serdes块因为每个serdes的最大序列化能力是8:1。当数据速率为sdr时，序列化因子的可能值为2-8。当数据速率为ddr时，序列化因子可设置为4、6、8、10或14。bitslip对于网络模式总是启用功能。如果不是，则将此引脚绑定到逻辑0。
如果所用adc/dac芯片为串行数据输入输出，选择序列化因子，可以方便的实现串并、并串数据之间的转换。
串行数据时序
如果选择了序列化因子，ip自动生成iserdese2或者oserdese2，ip引脚会多出bitslip，其用来实现并行数据的边界对齐。比如串行输入的8bit的数据，经过iserdese2后，得到8bit的并行数据，但这并行数据可能存在前后8bit数据之间的错位，也即无法正确判断最高位、最低位， bitslip就是用来找到并行数据的边界。
下图展示了bitslip是如何确定并行数据的边界：对于sdr模式，bitslip使能1次，则数据会左移1次，对于8bit并行数据，移动8次完成一个循环，可以这样无止境的循环。对于ddr模式，bitslip工作方式不同，bitslip使能1次，数据会右移1次或者左移3次，两者交替进行，同样移动8次完成一个循环。
不同模式bitslip操作
external data width
芯片的并行输入、输出引脚的数目，比如：并行16位adc芯片，数据宽度填写16。
i/o signaling
所有的i/o信号标准都显示为所选择的i/o信号类型。根据实际外部芯片adc/dac引脚的实际信号类型进行设置。
input ddr data alignment
opposite_edge
上升沿触发的数据通过输出端q1呈现，下降沿触发的数据通过输出端q2呈现。
opposite_edge模式
same_edge
在时序图中，同一时刻输出对q1和q2不再是d0a和d1a，而是第一对呈现的是一对d0a和(不关心)，然后下一个时钟输出一对d2a和d1a。
same_edge模式
same_edge_pipelined
输出对q1和q2在同一时刻输出。
same_edge_pipelined模式
clock setup
clock setup界面
external clock
如果在输出数据路径上设置了任何延迟，则将同样的延迟分配给时钟，使数据和时钟保持同步。
internal clock
如果你的时钟来自时钟输出模块，你会想要选择内部时钟，但是需要确保实例化一个mmcm来驱动时钟。
clocking signaling
您可以为输入时钟指定信令类型和标准。i / o信号标准将嵌入所提供的hdl源代码。
data and clock delay
data and clock delay界面
delay type
fixed
在固定延迟模式下，延迟值由属性idelay_value确定。一旦设置，该值不能为改变了。在此模式下使用时，必须实例化idelayctrl原语。
variable
在可变延迟模式下，延迟值可以通过控制信号ce和inc配置。在此模式下使用，idelayctrl原语必须实例化。
variable模式延时控制
var_load
idelay tap可以通过5输入位cntvaluein[4:0]设置。当ld脉冲时，cntvaluein[4:0]的值将是新值。作为这个功能的结果，idelay_value属性是忽略了。在此模式下使用时，必须实例化idelayctrl原语。
var_load模式延时控制
include delayctrl
只适用于固定/可变的延迟。如果选中，则包含iodelayctrl在设计中实例化。
include global buffer
如果选中，则在设计中实例化bufg。当未选择包含delayctrl时，没有启用bufg以供选择。
enable delay high performance
如果启用，则设置idelay块的high_performance_mode属性为true，否则设置值为false。
文章出处：【微信公众号：fpga之家】
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本文主要针对xilinx selectio ip的gui（图形用户界面），对每个参数进行详细解释，理解其中的内涵，快速完成驱动设计。下文详细讲述各个参数含义，内容上有些枯燥，后续进行fpga设计实战，理论与实际相结合。
介绍
xilinx selecti ip是一个vhdl/veilog封装文件，根据用户配置生成实例化的i/o逻辑，满足了输入serdes、输出serdes和延迟模块的应用要求。另外，它也可以例化生成所需的i/o时钟原语，将它连接到i/o引脚。
特色
支持输入、输出或双向总线，数据总线宽达16位，满足绝大多数器件的设计要求；
创建驱动i/o所需的时钟电路逻辑，分为内部时钟或外部时钟电路逻辑；
可选数据或时钟延迟插入，对数据信号进行同步或数据信号与时钟信号之间进行同步；
支持单、双数据速率，实现信号与数据的相互转换；
支持多种数据总线标准：芯片对芯片、相机接收器、相机发射器、数字视觉接口(dvi)接收接口、发送接口和串行千兆媒体独立接口(sgmii)；
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selectio内部框图
时钟缓冲和处理
selectio向导支持对时钟i/o逻辑使用bufg或bufio2。一个带有bufio2原语的输入数据如下图所示。可以为输入时钟添加插入延迟。
i/o网络时钟连接
数据路径
selectio向导帮助在i/o中实例化和配置组件互连。你可以选择:
使用或绕过延迟功能。
通过使用输入serdes或输出serdes来使用串并转换/并串转换功能。
支持双数据速率（ddr）数据。
为单速率数据使用i/o寄存器。
数据流细节
标准
该接口支持下列i/o标准。
单端信号: hstl_i, hstl_ii, hstl_iii, hstl_i_18, hstl_ii_18, hstl_iii_18, hstl_i_12, lvcmos33, lvcmos25, lvcmos18, lvcmos15, lvcmos12, sstl15sstl18_i, sstl18_ii
差分信号: diff hstl i, diff hstl i 18, diff hstl ii, diff hstl ii 18, diffsstl15, diff sstl18 i, diff sstl18 ii, lvds25, tmds_33, mini_lvds_25, ppds_25，blvds_25、lvds rsds_25
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interface template
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串行数据时序
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input ddr data alignment
opposite_edge
上升沿触发的数据通过输出端q1呈现，下降沿触发的数据通过输出端q2呈现。
opposite_edge模式
same_edge
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same_edge模式
same_edge_pipelined
输出对q1和q2在同一时刻输出。
same_edge_pipelined模式
clock setup
clock setup界面
external clock
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variable
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var_load
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var_load模式延时控制
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enable delay high performance
如果启用，则设置idelay块的high_performance_mode属性为true，否则设置值为false。
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