Cadence采用FinFET技术流片14纳米芯片
该14纳米产品体系与芯片是arm、cadence与ibm之间在14纳米及以上高级工艺节点上开发系统级芯片（soc）多年努力的重要里程碑。使用finfet技术以14纳米标准设计的soc能够大幅降低功耗。
“这款芯片代表了高级节点工艺技术的重要里程碑，通过三家公司多名专家的密切合作实现，”cadence硅实现部门高级副总裁chi-ping hsu说，“finfet设计为设计者们带来了巨大的优势，不过也需要高级晶圆厂的支持，还有ip与eda技术，以应对诸多挑战。cadence、ibm与arm合作解决这些难点，并开发了一个产品体系，能够支持多样化产品设计的14纳米finfet开发。”
该芯片是设计用于检验14纳米设计基础ip的建构模块。除了arm处理器外，sram存储器模块和其他模块也包含其中，提供了基于finfet的arm artisan？物理ip的基础ip开发所需的描述数据。
“每次进入更小的工艺节点都会出现新的挑战，需要soc设计产业链上的行业领袖们深入合作，”arm物理ip部门副总裁兼总经理 dipesh patel说，“在14纳米设计中，很多围绕finfet的挑战，以及我们和cadence与ibm的合作，主要都在于结局如何让14纳米finfet设计更可靠而有经济可行性。”
arm设计工程师采用一个arm cortex-m0处理器，使用基立于ibm 绝缘体上硅（soi）技术的14纳米finfet技术，它提供了最佳的性能/功率配置。采用全面的14纳米double patterning与finfet支持技术，工程师可使用cadence技术设计finfet 3d晶体管芯片。
“此14纳米测试芯片的流片是我们用finfet在soi上利用其内置电解质隔离法获得的重大进展，”ibm半导体研发中心副总裁gary patton说，“实际上，cadence与arm已经在设计解决方案上进行合作，成功实现了这块基于ibm finfet技术的测试芯片的流片。我们将继续合作，在14纳米及以上工艺全面应用的soi finfet设备中实现卓越的功耗、性能与多样性控制。”
为获得成功，工程师需要14纳米与finfet规则检查的支持，以及改良的时序分析。芯片是使用cadence encounter digital implementation（edi）系统以arm 8-track 14纳米finfet标准单元库实现的，该标准单元库采用cadence virtuoso工具进行设计。edi系统提供了执行基于14纳米finfet型drc规则的设计所需的高级数字功能，并采用了全新gigaopt优化技术，实现finfet技术带来的功耗与性能优势。此外，该解决方案还使用完整的经过产品验证double patterning纠正实现功能。encounter power system、encounter timing system与cadence qrc extraction提供了14纳米时序与功率签收功能支持14纳米finfet架构。
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为获得成功，工程师需要14纳米与finfet规则检查的支持，以及改良的时序分析。芯片是使用cadence encounter digital implementation（edi）系统以arm 8-track 14纳米finfet标准单元库实现的，该标准单元库采用cadence virtuoso工具进行设计。edi系统提供了执行基于14纳米finfet型drc规则的设计所需的高级数字功能，并采用了全新gigaopt优化技术，实现finfet技术带来的功耗与性能优势。此外，该解决方案还使用完整的经过产品验证double patterning纠正实现功能。encounter power system、encounter timing system与cadence qrc extraction提供了14纳米时序与功率签收功能支持14纳米finfet架构。
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