数字IC设计流程
数字ic设计流程是每个ic从业者的第一课，无论你是做前端，后端，还是验证，都需要对芯片的整个设计流程有个基本的了解。
本文章主要介绍以下三点内容：
一. 数字ic设计的流程及每个流程需要做的工作
二. 每个流程涉及到的eda工具
在介绍设计流程之前，我们先来看看数字芯片内部的架构。
如下图所示，一个芯片是包含很多模块的，有cpu，dsp，usb外设，memory等，然后通过总线连接，1通常我们都是把各个模块先设计好（ip team),然后再把他们集成到一起（soc team).
一. 数字ic设计的流程
下面我用流程图把设计的四大步以及要做的事情整理出来，主要分四大步：
1. 确定项目需求
首先做一款芯片需要有市场，一般公司会先做市场调研，比如最近市面上比较火的人工智能芯片，物联网芯片，5g芯片，需求量都比较大。有了市场的需求我们就可以设计芯片的spec了。先由架构工程师来设计架构，确定芯片的功能，然后用算法进行模拟仿真，最后得出一个可行的芯片设计方案。
有了芯片的spec,下一步就可以做rtl coding了。
2. 前端设计
rtl（register transfer level) 设计：利用硬件描述语言，如vhdl，verilog，system verilog, 对电路以寄存器之间的传输为基础进行描述。
功能仿真：通常是有dv工程师来完成这部分工作，通过搭建test bench, 对电路功能进行验证。
逻辑综合：逻辑综合是将电路的行为级描述，特别是rtl级描述转化成为门级表达的过程。也就是将代码翻译成各种实际的元器件。
sta：（static timing analysis) 静态时序分析，也就是套用特定的时序模型，针对特定电路分析其是否违反设计者给定的时序限制。
整个ic设计流程都是一个迭代的过程，每一步如果不能满足要求，都要重复之前的过程，直至满足要求为止，才能进行下一步。
除了以上的步骤，前端设计还有一个步骤就是dft，随着芯片越来越大，dft也就成为必不可少的一步。dft通常要做scan chain, mbist ,atpg等工作。
完成以上的工作后，就生成nestlist交给后端。
3. 后端设计
下图给出了后端设计的流程及主要工作。
place & route一般由后端工程师来做，physical design engineer.
后端里drc就是要检查设计规则是否符合芯片制造商的要求，这样才能正确的生产芯片。
最后上一个全家福：
这里就不对每一步做具体的介绍了，因为内容实在太多，每一点都可以挖掘的很深入。
后端完成工作后，最终会生成gdsii格式的文件，交由芯片制造商流片。
二. 每个流程使用的eda 工具
数字逻辑仿真工具：
cadence: incisive
synopsys: vcs
mentor: questasim
数字逻辑综合工具：
cadence:genus
synopsis: design
compiler (dc)
数字后端设计工具：
1. 自动布局布线工具
cadence: innovus
synopsis: ic compiler
2. 物理验证工具
mentor: calibre
synopsis: hercules
cadence: diva/dracula
原文标题：干货 | 数字ic设计全流程介绍
文章出处：【微信公众号：旺材芯片】欢迎添加关注！文章转载请注明出处。
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二. 每个流程涉及到的eda工具
在介绍设计流程之前，我们先来看看数字芯片内部的架构。
如下图所示，一个芯片是包含很多模块的，有cpu，dsp，usb外设，memory等，然后通过总线连接，1通常我们都是把各个模块先设计好（ip team),然后再把他们集成到一起（soc team).
一. 数字ic设计的流程
下面我用流程图把设计的四大步以及要做的事情整理出来，主要分四大步：
1. 确定项目需求
首先做一款芯片需要有市场，一般公司会先做市场调研，比如最近市面上比较火的人工智能芯片，物联网芯片，5g芯片，需求量都比较大。有了市场的需求我们就可以设计芯片的spec了。先由架构工程师来设计架构，确定芯片的功能，然后用算法进行模拟仿真，最后得出一个可行的芯片设计方案。
有了芯片的spec,下一步就可以做rtl coding了。
2. 前端设计
rtl（register transfer level) 设计：利用硬件描述语言，如vhdl，verilog，system verilog, 对电路以寄存器之间的传输为基础进行描述。
功能仿真：通常是有dv工程师来完成这部分工作，通过搭建test bench, 对电路功能进行验证。
逻辑综合：逻辑综合是将电路的行为级描述，特别是rtl级描述转化成为门级表达的过程。也就是将代码翻译成各种实际的元器件。
sta：（static timing analysis) 静态时序分析，也就是套用特定的时序模型，针对特定电路分析其是否违反设计者给定的时序限制。
整个ic设计流程都是一个迭代的过程，每一步如果不能满足要求，都要重复之前的过程，直至满足要求为止，才能进行下一步。
除了以上的步骤，前端设计还有一个步骤就是dft，随着芯片越来越大，dft也就成为必不可少的一步。dft通常要做scan chain, mbist ,atpg等工作。
完成以上的工作后，就生成nestlist交给后端。
3. 后端设计
下图给出了后端设计的流程及主要工作。
place & route一般由后端工程师来做，physical design engineer.
后端里drc就是要检查设计规则是否符合芯片制造商的要求，这样才能正确的生产芯片。
最后上一个全家福：
这里就不对每一步做具体的介绍了，因为内容实在太多，每一点都可以挖掘的很深入。
后端完成工作后，最终会生成gdsii格式的文件，交由芯片制造商流片。
二. 每个流程使用的eda 工具
数字逻辑仿真工具：
cadence: incisive
synopsys: vcs
mentor: questasim
数字逻辑综合工具：
cadence:genus
synopsis: design
compiler (dc)
数字后端设计工具：
1. 自动布局布线工具
cadence: innovus
synopsis: ic compiler
2. 物理验证工具
mentor: calibre
synopsis: hercules
cadence: diva/dracula
原文标题：干货 | 数字ic设计全流程介绍
文章出处：【微信公众号：旺材芯片】欢迎添加关注！文章转载请注明出处。
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